Pytania otagowane jako vhdl

VHDL (VHSIC (Very High Speed ​​Integrated Circuit) Hardware Description Language) to język opisu sprzętu wykorzystywany w automatyce projektowania elektronicznego do opisywania i projektowania systemów cyfrowych, takich jak programowalne tablice bramkowe i układy scalone.

2
Czym różni się konstrukcja ASIC od syntezy FPGA HDL?
Mam pewne doświadczenie z pakietami narzędzi FPGA / HDL, takimi jak Xilinx ISE, Lattice Diamond itp. Ogólny przepływ pracy polega na pisaniu Verilog / VHDL, symulacji, testowaniu, a następnie programowaniu FPGA. Słyszałem, że kilka osób mówi, że projekt ASIC jest zupełnie inny. Jakie zestawy narzędzi są używane dla dwóch głównych …
42 fpga  vhdl  verilog  software  asic 
7
Czytelne i edukacyjne implementacje procesora w HDL
Czy możesz polecić czytelną i edukacyjną implementację procesora w VHDL lub Verilog? Najlepiej coś dobrze udokumentowanego. PS Wiem, że mogę na to patrzeć opencores, ale jestem szczególnie zainteresowany rzeczami, na które ludzie naprawdę patrzyli i byli interesujący. PS2. Przepraszam za podstępne tagi, ale jako nowy użytkownik nie mogę tworzyć nowych
6
VHDL: Konwersja typu INTEGER na STD_LOGIC_VECTOR
Zbudowałem licznik mod-16, a wynikiem wyjściowym jest INTEGER (wszystkie przykłady, które widziałem, użyły INTEGER). Zbudowałem dekoder szesnastkowy na 7-segmentowy, a jego wejściem jest STD_LOGIC_VECTOR (napisałem to w ten sposób, ponieważ łatwo było zmapować tabelę prawdy). Chciałbym podłączyć wyjście licznika do wejścia dekodera, ale dostaję błędy „niezgodności typów” podczas próby kompilacji …
28 vhdl 
17
Najtańszy zestaw deweloperski FPGA do nauki teorii VHDL i FPGA?
Zablokowana . To pytanie i odpowiedzi są zablokowane, ponieważ pytanie jest nie na temat, ale ma znaczenie historyczne. Obecnie nie akceptuje nowych odpowiedzi ani interakcji. Szukam czegoś, z czym mogę się bawić, ale nie wydać za dużo. Nie przysługuje mi zniżka akademicka, więc weź to pod uwagę, zgłaszając sugestie.
27 fpga  vhdl 
4
VHDL: Component vs. Entity
Zastanawiam się, jaka jest różnica między komponentem a bytem. Chciałbym wiedzieć, w których przypadkach lepiej jest używać komponentów zamiast encji. Dziękuję bardzo.
25 vhdl  components 
4
std_logic czy std_ulogic?
Wydaje się, że świat zdecydował, że std_logic(i std_logic_vector) jest domyślnym sposobem reprezentowania bitów w VHDL. Alternatywą byłoby std_ulogic, która nie została rozwiązana. Zaskakuje mnie to, ponieważ zwykle nie opisujesz autobusu , więc nie chcesz wielu kierowców i nie musisz rozpoznawać sygnału. Zaletą std_ulogicbyłoby to, że kompilator ostrzega cię wcześnie, jeśli …
24 vhdl 
7
Jak nauczyć się HDL
W tym semestrze mam kurs projektowania cyfrowego i po prostu to uwielbiam. Teraz wiem, że większość pracy w systemie wbudowanym i projektowaniu cyfrowym jest wykonywana najpierw na symulatorach komputerowych, a następnie realizowana za pomocą oprogramowania sprzętowego. Zastanawiałem się więc, jak powinienem uczyć się HDL. Mam kilka pytań Co? Nie wiem, …
24 simulation  vhdl  verilog  hdl 
4
VHDL, który może uszkodzić FPGA
Czytałem gdzieś, że zły kod VHDL może prowadzić do uszkodzenia FPGA. Czy możliwe jest uszkodzenie FPGA za pomocą kodu VHDL? Jakie warunki to spowodują i jakie są najgorsze scenariusze?
22 fpga  vhdl 
4
VHDL IDE dla środowiska GNU / Linux
Muszę studiować VHDL od 0 i chciałbym mieć opcję działającą pod jądrem Linux zamiast NT / Windows: jakieś wskazówki? Mogę również docenić dobre linki dla dobrych zasobów VHDL dla początkujących, dzięki.
19 vhdl  ide 
1
Weryfikacja miękkiego procesora
Obecnie jestem w trakcie projektowania prostego procesora w VHDL przy użyciu Xilinx ISE i ISIM. Część projektowa idzie wyjątkowo dobrze, ale nie mogę znaleźć sposobu, aby przeprowadzić weryfikację w spójny sposób. Obecnie mam stanowisko testowe VHDL, które aktualizuję, aby przetestować funkcję, nad którą pracuję w dowolnym momencie. Jest to bardzo …
18 fpga  vhdl  cpu  test 
3
VHDL: liczby całkowite do syntezy?
Jestem trochę zdezorientowany, jeśli powinienem używać liczb całkowitych w VHDL do sygnałów syntezy i portów itp. Używam std_logic w portach najwyższym poziomie, ale wewnętrznie I został za pomocą liczb całkowitych dystansowych wszędzie. Natknąłem się jednak na kilka odniesień do osób, które mówią, że powinieneś używać tylko podpisanego / niepodpisanego dla …
17 vhdl  synthesis 
Korzystając z naszej strony potwierdzasz, że przeczytałeś(-aś) i rozumiesz nasze zasady używania plików cookie i zasady ochrony prywatności.
Licensed under cc by-sa 3.0 with attribution required.