Jestem trochę zdezorientowany, jeśli powinienem używać liczb całkowitych w VHDL do sygnałów syntezy i portów itp.
Używam std_logic w portach najwyższym poziomie, ale wewnętrznie I został za pomocą liczb całkowitych dystansowych wszędzie. Natknąłem się jednak na kilka odniesień do osób, które mówią, że powinieneś używać tylko podpisanego / niepodpisanego dla kodu kierowanego na syntezę.
Poszedłem i przerobiłem mój obecny projekt, aby użyć niepodpisanego ... i, cóż, jest znacznie brzydszy.
Czy używanie liczb całkowitych jest złą praktyką? Jaki jest problem? Czy istnieje niepewność co do szerokości, na którą narzędzie odwzorowuje liczby całkowite?