Pytania otagowane jako synthesis

3
VHDL: liczby całkowite do syntezy?
Jestem trochę zdezorientowany, jeśli powinienem używać liczb całkowitych w VHDL do sygnałów syntezy i portów itp. Używam std_logic w portach najwyższym poziomie, ale wewnętrznie I został za pomocą liczb całkowitych dystansowych wszędzie. Natknąłem się jednak na kilka odniesień do osób, które mówią, że powinieneś używać tylko podpisanego / niepodpisanego dla …
17 vhdl  synthesis 


2
Jak mogę określić sygnały „nie przejmuj się” w VHDL?
Na kursach z projektowania logicznego wszyscy dowiedzieliśmy się, że można zminimalizować funkcję logiczną, na przykład za pomocą mapy Karnaugh lub algorytmu Quine – McCluskey . Dowiedzieliśmy się również, że wartości „Don't Care” zwiększają potencjał minimalizacji. Na przykład weź plik rejestru. write_addressI write_datasygnały naprawdę nie ma znaczenia, gdy write_enablesygnał jest '0'. …

3
Ogólne bezpłatne narzędzia do syntezy Verilog?
Czy są dostępne jakieś darmowe lub otwarte narzędzia do syntezy, które mogą przekształcić Verilog RTL w ogólną listę bramek? (złożony z ogólnych NAND, NOR, XOR, D-flopów / rejestrów itp. Optymalizacja nie jest wymagana.) Jeśli nie dla pełnego języka, to co powiesz na „przydatny” podzbiór RTL (poza zwykłą listą sieci na …

2
W jaki sposób zmienna VHDL jest syntetyzowana przez narzędzia do syntezy
Znam dwa sposoby syntezy zmiennej VHDL przez narzędzie do syntezy: Zmienna zsyntetyzowana jako logika kombinacyjna Zmienna zsyntetyzowana w sposób niezamierzony jako Latch (gdy niezainicjowana zmienna jest przypisana do sygnału lub innej zmiennej) Jakie są inne sposoby syntezy zmiennej VHDL? (Przykład: czy można to interpretować jako FF?)
9 vhdl  synthesis  rtl 
Korzystając z naszej strony potwierdzasz, że przeczytałeś(-aś) i rozumiesz nasze zasady używania plików cookie i zasady ochrony prywatności.
Licensed under cc by-sa 3.0 with attribution required.