Pytania otagowane jako vhdl

VHDL (VHSIC (Very High Speed ​​Integrated Circuit) Hardware Description Language) to język opisu sprzętu wykorzystywany w automatyce projektowania elektronicznego do opisywania i projektowania systemów cyfrowych, takich jak programowalne tablice bramkowe i układy scalone.

9
Projekty dla początkujących na FPGA?
Zablokowana . To pytanie i odpowiedzi są zablokowane, ponieważ pytanie jest nie na temat, ale ma znaczenie historyczne. Obecnie nie akceptuje nowych odpowiedzi ani interakcji. Mam dwa tygodnie do ukończenia mojego pierwszego kursu college'u z projektowania cyfrowego i najwyraźniej nie będzie ostatecznego projektu - tylko żmudny egzamin końcowy. Tak jak …
11 fpga  design  vhdl  verilog 
6
Przykład kodu dla filtrów FIR / IIR w VHDL?
Próbuję zacząć korzystać z DSP na mojej płycie Spartan-3. Zrobiłem płytę AC97 z układem ze starej płyty głównej i do tej pory udało mi się zrobić ADC, pomnożyć próbki dla liczby <1 (zmniejszyć głośność), a następnie DAC. Teraz chciałbym zrobić kilka podstawowych rzeczy DSP, takich jak filtr dolnoprzepustowy, górnoprzepustowy itp. …
11 fpga  vhdl  dsp  iir  fir 
3
Czy istnieją „Wzory projektowe” dla syntezowalnego RTL?
W przypadku oprogramowania książka Wzory projektowe to zestaw wzorców do wykonywania typowych czynności w oprogramowaniu i daje specjalistom ds. Oprogramowania wspólną terminologię do opisania niektórych składników, które muszą stworzyć. Czy istnieje taka książka lub zasób do syntezowalnego RTL lub RTL ogólnie? Rzeczy takie jak typowe pułapki, kompromisy projektowe, kwestie impasu …
4
FPGA: policzyć czy odliczać?
Uczę się korzystać z FPGA (planszy Papilio, która ma xilinx spartan3e, używając vhdl). Muszę podzielić przychodzący puls przez (zakodowany na stałe) numer. Widzę 3 opcje - z grubsza jako pseudokod (na przykładzie 10 zliczeń): Zainicjuj na 0, przy wzroście zbocza narastającego o 1, w porównaniu do 10; jeśli są równe, …
11 fpga  vhdl  xilinx  papilio 
4
Jak wyprowadzić wewnętrzne sygnały dolnego modułu do górnego modułu w VHDL?
Jak mogę wydobyć wewnętrzne sygnały mojego kodu źródłowego VHDL na mój testbench, aby móc je wyświetlać jako przebiegi? Używam Active HDL. Chciałbym wiedzieć, czy istnieje metoda niezależna od narzędzia do osiągnięcia mojego celu. Każda pomoc jest mile widziana. Otrzymuję teraz ten błąd. Mój kod źródłowy to entity SPI_DAC is Port …
11 vhdl 
2
VHDL: OR-bitowe bity wektora razem
Chcę razem OR bitów wektora. Powiedzmy, że mam wektor o nazwie example(23 downto 0)i chcę OR wszystkie bity do innego wektora, czy jest jakiś sposób na to, który nie wymaga przejścia example(0) or example(1) or ...example(23)?
11 vhdl 
2
Co to jest „pół-zatrzask” w FPGA?
W artykule o FPGA trudnych do napromieniowania natrafiłem na to zdanie: „Innym problemem związanym z urządzeniami Virtex są pół-zatrzaski. Pół-zatrzaski są czasami używane w tych urządzeniach dla stałych wewnętrznych, ponieważ jest to bardziej wydajne niż użycie logiki”. Nigdy nie słyszałem o prymitywnym urządzeniu FPGA o nazwie „pół-zatrzask”. O ile rozumiem, …
10 fpga  vhdl  xilinx  radiation 
5
VHDL: Korzystanie z operatora „*” podczas implementacji mnożników w projekcie
Współczesne układy FPGA mają wbudowane bloki DSP, najnowsze układy FPGA mają nawet wbudowane jednostki zmiennoprzecinkowe zgodne z IEEE-754. Możliwe jest utworzenie encji / modułu DSP za pomocą GUI po wybraniu w nim wymaganych parametrów, a następnie umieszczeniu go w projekcie. Kiedy musimy wykonać takie mikromanagowanie w projekcie instancji w rzeczywistych …
10 fpga  vhdl  dsp 
2
Czy potrafisz połączyć stanowisko testowe Modelsim z bodźcami zewnętrznymi?
Pracuję w zespole, który zajmuje się zarówno tworzeniem oprogramowania sterowników, jak i FPGA. Symulacja FPGA jest wykonywana w Modelsim, a oprogramowanie sterownika jest napisane w C. Aby zminimalizować ryzyko integracji, chciałbym móc modelować interakcję między dwiema połówkami naszego produktu przed umieszczeniem go na sprzęcie. Wiem, że Modelsim obsługuje testbench, który …
1
Rurociąg VHDL MD5
Próbuję wdrożyć 3-etapowy potok MD5 zgodnie z tym linkiem . W szczególności algorytmy na stronie 31. Istnieje również inny dokument opisujący przekazywanie danych. Odbywa się to w FPGA (Terasic DE2-115). W tym projekcie nie ma schematów, tylko kod VHDL. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity md5core is port ( …
10 fpga  vhdl 
4
Kiedy używać STD_LOGIC zamiast BIT w VHDL
Jaka jest różnica między używaniem: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; i ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Jakie są ograniczenia korzystania z BIT w stosunku do STD_LOGIC i odwrotnie? Czy są one całkowicie wymienne? Rozumiem, że jeśli …
10 vhdl 
2
Czy ta funkcja mnożenia macierzy i wektora w VHDL jest zrównoleglona?
Mam następującą funkcję VHDL, która zwielokrotnia podaną macierz MXN aprzez wektor NX1b : function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1 loop for j in 0 to n-1 loop …
9 fpga  vhdl  matrix 
3
Naciśnięcie tego samego wiersza klucza w tym samym czasie
Projektuję klawiaturę w VHDL. Wszystko działa dobrze po naciśnięciu tylko jednego klawisza. Skanuję każdą kolumnę w poszukiwaniu naciśnięcia klawisza w maszynie stanów i kiedy żaden klawisz nie jest wciśnięty, co jest warunkiem, pin4pin6pin7pin2 = "0000"że przełączam się do następnego stanu w celu skanowania następnej kolumny. W ten sposób mogę ustawić …
Korzystając z naszej strony potwierdzasz, że przeczytałeś(-aś) i rozumiesz nasze zasady używania plików cookie i zasady ochrony prywatności.
Licensed under cc by-sa 3.0 with attribution required.