Co to jest „pół-zatrzask” w FPGA?

W artykule o FPGA trudnych do napromieniowania natrafiłem na to zdanie:

„Innym problemem związanym z urządzeniami Virtex są pół-zatrzaski. Pół-zatrzaski są czasami używane w tych urządzeniach dla stałych wewnętrznych, ponieważ jest to bardziej wydajne niż użycie logiki”.

Nigdy nie słyszałem o prymitywnym urządzeniu FPGA o nazwie „pół-zatrzask”. O ile rozumiem, brzmi to jak ukryty mechanizm „źródła” stałej „0” lub „1” w narzędziach zaplecza ... Czy ktoś może wyjaśnić, czym dokładnie jest „pół-zatrzask”, szczególnie w kontekście układów FPGA i jak można je wykorzystać do zapisania logiki?

EDYCJA: Opracowanie, w którym znalazłem, to porównanie układów FPGA odpornych na promieniowanie i tolerujących promieniowanie do zastosowań kosmicznych

Pół-zatrzask jest bramą z dodatnim sprzężeniem zwrotnym realizowanym za pomocą słabego tranzystora podciągającego:

^{symulacja tego obwodu - Schemat utworzony przy użyciu CircuitLab}

Kiedy wejście jest aktywnie sterowane, zastępuje sygnał pochodzący ze słabego podciągania. Kiedy wejście jest w stanie Z, słaby pullup może utrzymać logiczne „1” na wejściu (i „0” na wyjściu) w nieskończoność. Nie zachowa niezawodnie stanu przeciwnego, stąd „pół-zatrzask”.

Dlaczego ktoś miałby chcieć pół-zatrzask zamiast pełnego zatrzasku? W przypadku niektórych sygnałów nie ma sensu przechowywanie obu stałych. Na przykład, D-flipflop może mieć enablewejście zatrzaśnięte tylko wysoko, a resetwejście tylko zatrzaśnięte nisko, w przeciwnym razie zostanie po prostu wyeliminowane podczas syntezy. Jest to rodzaj sygnałów, w których używane są pół-zatrzaski: są albo zatrzaśnięte do wartości domyślnej, albo sterowane przez interkonekt.

Wygląda na to, że zapewniają one logikę zachowania stałych.

Ponieważ nie można ich zaobserwować, można je zainicjować tylko raz (a więc można je ponownie skonfigurować tylko po inicjalizacji urządzenia), dlatego nie zużywają pełnego LUT i są znacznie prostsze, ale mimo to przydatne.