VHDL: OR-bitowe bity wektora razem

Chcę razem OR bitów wektora. Powiedzmy, że mam wektor o nazwie example(23 downto 0)i chcę OR wszystkie bity do innego wektora, czy jest jakiś sposób na to, który nie wymaga przejścia example(0) or example(1) or ...example(23)?

or_reducejest tym, czego chcesz i jest dostępny w std_logic_misc. Obsługiwane zarówno przez A, jak i X dla układów FPGA.

Verilog ma wygodny „operator redukcji”, który robi dokładnie to, o co prosisz: |example[23:0]daje wynik OR'owania wszystkich bitów examplewektora.

Niestety VHDL nie ma tego operatora. Jednak zgodnie z comp.lang.vhdl FAQ

Nie ma predefiniowanego operatora VHDL do wykonania operacji redukcji na wszystkich bitach wektora (np. Do „lub” wszystkich bitów wektora). Operatory redukcji można jednak łatwo wdrożyć:

[pomijając przykład, który nie obsługuje wartości „X” i „Z”]

    function or_reduce( V: std_logic_vector )
                return std_ulogic is
      variable result: std_ulogic;
    begin
      for i in V'range loop
        if i = V'left then
          result := V(i);
        else
          result := result OR V(i);
        end if;
        exit when result = '1';
      end loop;
      return result;
    end or_reduce;
    ...
    b <= or_reduce( b_vec );