Inżynieria elektryczna vhdl

2

VHDL: moduł odbiorczy losowo kończy się niepowodzeniem podczas zliczania bitów

tło To jest osobisty projekt; dotyczy podłączania FPGA do N64, wartości bajtów, które odbiera FPGA są następnie przesyłane przez UART do mojego komputera. W rzeczywistości działa całkiem dobrze! Niestety w przypadkowych przypadkach urządzenie ulegnie awarii, a następnie wyzdrowieje. Podczas debugowania udało mi się znaleźć problem, ale jestem zaskoczony, jak to …

9 fpga vhdl protocol

2

W jaki sposób zmienna VHDL jest syntetyzowana przez narzędzia do syntezy

Znam dwa sposoby syntezy zmiennej VHDL przez narzędzie do syntezy: Zmienna zsyntetyzowana jako logika kombinacyjna Zmienna zsyntetyzowana w sposób niezamierzony jako Latch (gdy niezainicjowana zmienna jest przypisana do sygnału lub innej zmiennej) Jakie są inne sposoby syntezy zmiennej VHDL? (Przykład: czy można to interpretować jako FF?)

9 vhdl synthesis rtl

1

Symulacja prostego stanowiska testowego ze zsyntetyzowanym rdzeniem ROM

Jestem zupełnie nowy w świecie układów FPGA i pomyślałem, że zacznę od bardzo prostego projektu: 4-bitowego 7-segmentowego dekodera. Pierwsza wersja, którą napisałem wyłącznie w języku VHDL (jest to w zasadzie pojedynczy kombinator select, nie wymaga zegarów) i wydaje się działać, ale chciałbym również eksperymentować z „rdzeniami IP” w Xilinx ISE. …

9 fpga vhdl xilinx energy voltage diodes voltage-divider undervoltage hysteresis relay solid-state-relay routing matrix power-engineering ground basic arduino infrared reverse-engineering avr atmega spi usb-device sd arduino arduino voltage transistors transformer output voltage signal datasheet input output microcontroller microcontroller xmega power relay ac control microcontroller atmega c frequency-measurement image-sensor pic c arduino operational-amplifier feedback power current resistors current-measurement maximum-ratings voltage adc arduino counter wireless solar-cell pcb-assembly manufacturing signal distortion

4

Jak uniknąć zatrzasków podczas syntezy

Chcę zaprojektować blok kombinacyjnej logiki przy użyciu VHDL, ale czasami syntezowany wynik zawiera niezamierzone zatrzaśnięcie. Jakich wskazówek kodowania muszę przestrzegać, aby uniknąć wnioskowania syntezatora o zatrzaski? Przykład: w małym segmencie kodu powinienem używać instrukcji if-else?

9 vhdl

Pytania otagowane jako vhdl