Inżynieria elektryczna verilog

9

Zablokowana . To pytanie i odpowiedzi są zablokowane, ponieważ pytanie jest nie na temat, ale ma znaczenie historyczne. Obecnie nie akceptuje nowych odpowiedzi ani interakcji. Mam dwa tygodnie do ukończenia mojego pierwszego kursu college'u z projektowania cyfrowego i najwyraźniej nie będzie ostatecznego projektu - tylko żmudny egzamin końcowy. Tak jak …

11 fpga design vhdl verilog

3

Czy istnieją „Wzory projektowe” dla syntezowalnego RTL?

W przypadku oprogramowania książka Wzory projektowe to zestaw wzorców do wykonywania typowych czynności w oprogramowaniu i daje specjalistom ds. Oprogramowania wspólną terminologię do opisania niektórych składników, które muszą stworzyć. Czy istnieje taka książka lub zasób do syntezowalnego RTL lub RTL ogólnie? Rzeczy takie jak typowe pułapki, kompromisy projektowe, kwestie impasu …

11 vhdl verilog best-practice

3

Jak obciąć szerokość bitu wyrażenia w Verilog?

Rozważ wyrażenie takie jak: assign x = func(A) ^ func(B); gdzie wyjście func ma szerokość 32 bitów, a x jest drutem o długości 16 bitów. Chcę przypisać tylko najniższe 16 bitów wynikowego xor. Wiem, że powyższy kod już to robi, ale generuje również ostrzeżenie. „Oczywiste” podejście nie działa: assign x …

11 verilog

1

co oznacza symbol rury „|” przed zmienną

Analizuję kod verilog i znalazłem coś podobnego wire z = |a & b; podczas symulacji kod zachowuje się tak samo wire z = a & b; więc zastanawiałem się, jakie jest znaczenie |symbolu (fajki)? Czy ma to wpływ na symulację / syntezę?

10 verilog

2

Jak porównać dwie liczby (sieci, zmienne, stałe) w Verilog

Jestem nowy w Verilog i chciałbym nauczyć się porównywać dwie liczby. Na przykład porównajmy parametr lub reg (powiedzmy a) z liczbą 2 (2'b10). Jak to zostanie napisane w Verilog?

10 verilog

4

Korzystanie z obu krawędzi zegara

Programuję Altera Cyclone IV przy użyciu Verilog i Quartus II. W swoim projekcie chciałbym użyć obu krawędzi zegara, aby móc dokonać podziału zegara według nieparzystego współczynnika przy 50% cyklu pracy. Oto fragment mojego kodu: always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock <= 1'b0; divider_dummy …

10 fpga verilog intel-fpga

3

Co to jest przekrzywienie zegara i dlaczego może być ujemne?

Mój kompilator HDL (Quartus II) generuje raporty czasowe. W nim węzły mają kolumnę „pochylenie zegara”. Jedyną definicją przesunięcia zegara, którą znalazłem, jest dokumentacja TimeQuest (patrz strona 7-24): Aby ręcznie określić niepewność lub pochylenie zegara w przypadku transferów między zegarami, użyj set_clock_uncertaintypolecenia. Więc jeśli pochylenie jest „niepewnością”, dlaczego niektóre z moich …

10 fpga verilog clock intel-fpga

3

Bezpłatne symulatory VerilogA [zamknięte]

Zamknięte. To pytanie jest nie na temat . Obecnie nie przyjmuje odpowiedzi. Chcesz poprawić to pytanie? Zaktualizuj pytanie, aby było na temat wymiany stosu inżynierii elektrycznej. Zamknięte 5 lat temu . Istnieje wiele bezpłatnych symulatorów SPICE i Verilog, takich jak LTSPICE lub TINA, a nawet WinSPICE. Istnieje również kilka symulatorów …

10 verilog development-tools simulation

3

Ogólne bezpłatne narzędzia do syntezy Verilog?

Czy są dostępne jakieś darmowe lub otwarte narzędzia do syntezy, które mogą przekształcić Verilog RTL w ogólną listę bramek? (złożony z ogólnych NAND, NOR, XOR, D-flopów / rejestrów itp. Optymalizacja nie jest wymagana.) Jeśli nie dla pełnego języka, to co powiesz na „przydatny” podzbiór RTL (poza zwykłą listą sieci na …

10 verilog synthesis

4

Różnica między RTL a Verilog behawioralnym

Czy ktoś może mi powiedzieć, jaka jest różnica między RTL a kodem behawioralnym Verilog? Czy istnieje wyraźne rozgraniczenie wzorów na tych dwóch poziomach?

10 digital-logic verilog vhdl hdl

Pytania otagowane jako verilog