Ogólne bezpłatne narzędzia do syntezy Verilog?

Czy są dostępne jakieś darmowe lub otwarte narzędzia do syntezy, które mogą przekształcić Verilog RTL w ogólną listę bramek? (złożony z ogólnych NAND, NOR, XOR, D-flopów / rejestrów itp. Optymalizacja nie jest wymagana.) Jeśli nie dla pełnego języka, to co powiesz na „przydatny” podzbiór RTL (poza zwykłą listą sieci na poziomie bramy Verilog)?

Yosys robi dokładnie to, co chcesz i obsługuje dużą część Verilog-2005. Zajrzyj do * / rtl / katalogów na https://github.com/cliffordwolf/yosys-bigsim/, aby znaleźć przykłady, które można zsyntetyzować za pomocą Yosys.

Ujawnienie: Jestem autorem Yosys.

Icarus Verilog, narzędzie OSS, bardzo przydatne, ma nawet symulator. http://iverilog.icarus.com/

Jest to narzędzie do symulacji i syntezy Verilog. Działa jako kompilator, kompilując kod źródłowy napisany w Verilog (IEEE-1364) do jakiegoś formatu docelowego. Do symulacji wsadowej kompilator może wygenerować formę pośrednią o nazwie zespół vvp. Do syntezy kompilator generuje listy sieciowe w żądanym formacie. Właściwy kompilator przeznaczony jest do analizowania i opracowywania opisów projektów zapisanych zgodnie ze standardem IEEE IEEE Std 1364-2005.

Icarus Verilog jest w toku, a ponieważ standard językowy również nie stoi w miejscu, prawdopodobnie zawsze nim będzie. Tak powinno być. Jednak od czasu do czasu będę wprowadzał stabilne wersje i postaram się nie wycofywać żadnych funkcji, które pojawiają się w tych stabilnych wersjach.

Głównym celem przenoszenia jest Linux, chociaż działa dobrze w wielu podobnych systemach operacyjnych. Różne osoby przyczyniły się do skompilowania plików binarnych stabilnych wersji dla różnych celów. Te wydania są przenoszone przez wolontariuszy, więc to, jakie pliki binarne są dostępne, zależy od tego, kto zajmuje czas na pakowanie. Icarus Verilog został przeniesiony do tego innego systemu operacyjnego, jako narzędzie wiersza poleceń, i istnieją instalatory dla użytkowników bez kompilatorów. Możesz także skompilować go całkowicie za pomocą bezpłatnych narzędzi, chociaż istnieją wstępnie skompilowane pliki binarne stabilnych wydań.

Myślę, że twoją potrzebę najlepiej zaspokajają HDL Analyzer i Netlist Architect (HANA): https://sourceforge.net/projects/sim-sim/files / Obsługuje prawie całe konstrukcje Verilog 1995-2001. Generuje dane wyjściowe w postaci ogólnych bramek w formacie Verilog. Możesz także określić bibliotekę technologii, na którą ma zostać zamapowany. Ma swój własny format biblioteki.