Inżynieria elektryczna fpga

3

To jest kontynuacja mojego pytania na temat FPGA tutaj . W końcu wybrałem Digilent Atlys z układem FPGA Spartan 6, nie mam wcześniejszego doświadczenia z układami FPGA, chociaż wykonałem trochę pracy z mikrokontrolerami. Ostatnie kilka dni spędziłem czytając karty danych FPGA i myślę, że dobrym pomysłem byłoby zacząć od Verilog. …

11 fpga xilinx spartan

4

FPGA: policzyć czy odliczać?

Uczę się korzystać z FPGA (planszy Papilio, która ma xilinx spartan3e, używając vhdl). Muszę podzielić przychodzący puls przez (zakodowany na stałe) numer. Widzę 3 opcje - z grubsza jako pseudokod (na przykładzie 10 zliczeń): Zainicjuj na 0, przy wzroście zbocza narastającego o 1, w porównaniu do 10; jeśli są równe, …

11 fpga vhdl xilinx papilio

2

Udostępnianie oscylatora między dwoma układami scalonymi

Mam mikrokontroler i układ FPGA na tej samej płycie. Jeśli oba będą działać z tą samą prędkością zegara, czy mogę użyć tylko jednego oscylatora, aby taktować oba? Wygląda na to, że jest coś, na co powinienem tutaj uważać, ale nie mogę od razu pomyśleć o żadnych problemach, jeśli tylko będę …

11 microcontroller fpga oscillator clock routing

2

Co to jest „pół-zatrzask” w FPGA?

W artykule o FPGA trudnych do napromieniowania natrafiłem na to zdanie: „Innym problemem związanym z urządzeniami Virtex są pół-zatrzaski. Pół-zatrzaski są czasami używane w tych urządzeniach dla stałych wewnętrznych, ponieważ jest to bardziej wydajne niż użycie logiki”. Nigdy nie słyszałem o prymitywnym urządzeniu FPGA o nazwie „pół-zatrzask”. O ile rozumiem, …

10 fpga vhdl xilinx radiation

2

Jaka jest różnica między CPLD a FPGA? [Zamknięte]

Zamknięte. To pytanie jest nie na temat . Obecnie nie przyjmuje odpowiedzi. Chcesz poprawić to pytanie? Zaktualizuj pytanie, aby było na temat wymiany stosu inżynierii elektrycznej. Zamknięte 4 lata temu . Jaka jest różnica między CPLD a FPGA?

10 fpga programmable-logic

5

VHDL: Korzystanie z operatora „*” podczas implementacji mnożników w projekcie

Współczesne układy FPGA mają wbudowane bloki DSP, najnowsze układy FPGA mają nawet wbudowane jednostki zmiennoprzecinkowe zgodne z IEEE-754. Możliwe jest utworzenie encji / modułu DSP za pomocą GUI po wybraniu w nim wymaganych parametrów, a następnie umieszczeniu go w projekcie. Kiedy musimy wykonać takie mikromanagowanie w projekcie instancji w rzeczywistych …

10 fpga vhdl dsp

1

Łącze FPGA do pamięci zewnętrznej

Próbuję użyć pamięci komórkowej na płycie rozwojowej Nexys 4 FPGA . Korzystam z Xilinx Vivado i chciałbym, aby procesor Soft Core Microblaze mógł wykonywać operacje odczytu i zapisu. Do tej pory stworzyłem procesor w formie bloku. Po wielu poszukiwaniach przez Internet w końcu znalazłem zewnętrzny kontroler pamięci lub EMC, które …

10 fpga memory ram

3

czas procesu na FPGA

Jestem nowy w fpgas i istnieją pewne subtelności czasowe, których nie jestem pewien, rozumiem: jeśli wszystkie moje procesy synchroniczne są uruchamiane na tym samym zboczu, oznacza to, że moje dane wejściowe są „przechwytywane” na jednym zboczu narastającym, a moja wyjścia zmieniają się na… tej samej krawędzi? kolejna wschodząca krawędź? jeśli …

10 digital-logic fpga timing

1

Rurociąg VHDL MD5

Próbuję wdrożyć 3-etapowy potok MD5 zgodnie z tym linkiem . W szczególności algorytmy na stronie 31. Istnieje również inny dokument opisujący przekazywanie danych. Odbywa się to w FPGA (Terasic DE2-115). W tym projekcie nie ma schematów, tylko kod VHDL. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity md5core is port ( …

10 fpga vhdl

4

Korzystanie z obu krawędzi zegara

Programuję Altera Cyclone IV przy użyciu Verilog i Quartus II. W swoim projekcie chciałbym użyć obu krawędzi zegara, aby móc dokonać podziału zegara według nieparzystego współczynnika przy 50% cyklu pracy. Oto fragment mojego kodu: always @(posedge low_jitter_clock_i or negedge low_jitter_clock_i or posedge reset_i) begin if(reset_i) begin fixed_clock <= 1'b0; divider_dummy …

10 fpga verilog intel-fpga

3

Co to jest ograniczenie taktowania fałszywej ścieżki?

W świecie FPGA jakie dokładnie są ograniczenia fałszywej ścieżki dla kompilatora HDL? Dlaczego są przydatne?

10 fpga timing hdl

3

Co to jest przekrzywienie zegara i dlaczego może być ujemne?

Mój kompilator HDL (Quartus II) generuje raporty czasowe. W nim węzły mają kolumnę „pochylenie zegara”. Jedyną definicją przesunięcia zegara, którą znalazłem, jest dokumentacja TimeQuest (patrz strona 7-24): Aby ręcznie określić niepewność lub pochylenie zegara w przypadku transferów między zegarami, użyj set_clock_uncertaintypolecenia. Więc jeśli pochylenie jest „niepewnością”, dlaczego niektóre z moich …

10 fpga verilog clock intel-fpga

2

Jak korzystać ze złomowanego czujnika CCD ze skanera?

Zdobyłem stary skaner bez zasilacza. Podłączyłem go do czegoś z kompatybilnym adapterem, ale najwyraźniej ten konkretny skaner jest bardzo związany z jego zasilaczem (nawet jeśli ma to być zwykły 12V DC). Było wiele raportów online, że nie działa, dopóki nie użyli oficjalnego zasilacza. Nie mogłem zmusić skanera do działania w …

10 arduino fpga camera ccd

1

Jak utworzyć klon Ambilight oparty na FPGA?

Szybkie tło: Ambilight to system w niektórych telewizorach Philips, który analizuje informacje o kolorze na ekranie, a następnie ustawia diody LED z tyłu wyświetlacza, aby wyświetlać kolor ekranu na ścianie. To całkiem fajny efekt. Istnieją klony tego systemu, które używają teraz komputera do przetwarzania wideo i sterowania diodami LED. Uważam, …

10 fpga hdmi

3

Co się stanie, gdy układ FPGA zostanie włączony i pozostanie nieskonfigurowany?

Próbuję uzyskać ogólne zrozumienie tego, co się stanie, jeśli FPGA pozostanie niezaprogramowane na długi czas. Załóżmy, że masz układ FPGA i pozostawiasz go niezaprogramowany przez długi czas (kilka minut do godzin po włączeniu zasilania), tj. Brak strumienia bitów, czy to źle wpływa na urządzenie? Czy zaleca się, aby przez cały …

10 power fpga programmable-logic

Pytania otagowane jako fpga