Inżynieria elektryczna timing

13

Oprogramowanie do tworzenia diagramów czasowych

W życiu zawodowym czasami muszę tworzyć diagramy czasowe dla protokołów: UART , SPI itp. Nie mogę jednak znaleźć żadnych dobrych programów. Jakie programy można do tego polecić i jakie są wrażenia z ich używania?

33 communication spi uart timing drawing

3

Dlaczego widzę dziwny „wycięcie” w linii danych dla niektórych logicznych 1s?

Staram się zbudować komputer domowy Z80 do zabawy w retrocomputing i nauczyć się podstaw projektowania elektronicznego. W celu potwierdzenia koncepcji już w poprzednich tygodniach z powodzeniem montowałem podstawowy system na płytkach chlebowych. Obecny prototyp jest niezwykle prosty. Jako zegara systemowego użyłem kryształu 4 MHz napędzanego przez oscylator przebijający 74HCT04, dwa …

15 embedded logic-gates signal-integrity timing z80

5

Dlaczego działa twierdzenie o zagrożeniu rasowym?

Zatem dla tych, którzy nie wiedzą, twierdzenie o zagrożeniu rasowym (RHT) stwierdza, że: A x B + A 'x C = A x B + A' x C + B x C Rozumiem drugą część RHT, dotyczącą opóźnień czasowych i tym podobnych, ale nie rozumiem, dlaczego powyższe zdanie logiczne powinno …

12 digital-logic logic-gates timing race-condition

4

Dokładność taktowania sekwencera MIDI za pomocą Arduino

Buduję te sekwencery muzyczne . Tyle że to nie jest dokładnie sekwencer, to fizyczny interfejs dla sekwencera. Sekwencer to aplikacja działająca na laptopie, z którym łączy się sekwencer, ta funkcja pozwala użytkownikowi tworzyć pętle perkusyjne w locie. To całkiem zabawne, ale wymaga laptopa, ponieważ sekwencer nie jest „wbudowany”. Chciałbym zrobić …

11 arduino timing midi

3

Arduino: lepsza rozdzielczość mikrosekundowa niż micros ()?

Dokumentacja micros () zauważa, że zwracana wartość zawsze będzie wielokrotnością 4. Czy jest jakiś sposób na uzyskanie mikrosekundowego kliknięcia w wyższej rozdzielczości, najlepiej do poziomu 1 mikrosekundy? Zejście do poziomu AVR jest dopuszczalne.

11 arduino timing

2

Ograniczenia czasowe ASIC przez SDC: Jak poprawnie określić zegar multipleksowany?

Wprowadzenie Po znalezieniu wielu, czasem sprzecznych lub niekompletnych informacji w Internecie i na niektórych zajęciach szkoleniowych dotyczących prawidłowego tworzenia ograniczeń czasowych w formacie SDC , chciałbym poprosić społeczność EE o pomoc w niektórych ogólnych strukturach generowania zegara, z którymi się spotkałem. Wiem, że istnieją różnice w tym, jak można zaimplementować …

10 clock timing constraints sdc

3

czas procesu na FPGA

Jestem nowy w fpgas i istnieją pewne subtelności czasowe, których nie jestem pewien, rozumiem: jeśli wszystkie moje procesy synchroniczne są uruchamiane na tym samym zboczu, oznacza to, że moje dane wejściowe są „przechwytywane” na jednym zboczu narastającym, a moja wyjścia zmieniają się na… tej samej krawędzi? kolejna wschodząca krawędź? jeśli …

10 digital-logic fpga timing

3

Co to jest ograniczenie taktowania fałszywej ścieżki?

W świecie FPGA jakie dokładnie są ograniczenia fałszywej ścieżki dla kompilatora HDL? Dlaczego są przydatne?

10 fpga timing hdl

4

ograniczenie czasowe dla obwodów synchronizatora magistrali

Mam obwód synchronizatora magistrali do przekazywania szerokiego rejestru w domenach zegarowych. Podam uproszczony opis, pomijając logikę asynchronicznego resetowania. Dane są generowane na jednym zegarze. Aktualizacje mają wiele (przynajmniej kilkanaście) krawędzi zegara: PROCESS (src_clk) BEGIN IF RISING_EDGE(clock) THEN IF computation_done THEN data <= computation; ready_spin <= NOT ready_spin; END IF; END …

10 fpga clock timing sdc

2

Słaby schemat oka, od czego zacząć?

Próbuję debugować 100-bitową kartę Ethernet i mam problem z próbą rozwiązania. To jest schemat oka dla pary transmisji. Para odbiorcza jest bardzo podobna. Jest to PHY LAN8700, a interfejs MII został skutecznie wyłączony, więc PHY przesyła sekwencje kodu IDLE. Jest zmuszony do 100Mbit / FDX zgodnie z arkuszem danych. 100 …

10 ethernet timing signal-integrity troubleshooting

3

Jak mogę wdrożyć bardzo prosty asynchroniczny kontroler DRAM?

Chciałbym wiedzieć, jak zbudować asynchroniczny kontroler pamięci DRAM bez kości. Mam jakieś 30-stykowe moduły DRAM 1 MB SIMM 70ns (1Mx9 z parzystością), których chciałbym użyć w projekcie komputerowym w stylu retro. Niestety nie ma dla nich arkusza danych, więc wybrałem Siemens HYM 91000S-70 i „Zrozumienie działania pamięci DRAM” IBM. Podstawowym …

9 memory timing dram 7400

Pytania otagowane jako timing