Inżynieria elektryczna pll

3

Pętle fazowe (PLL) i Pętle opóźnione opóźnione (DLL) są używane w różnych aplikacjach, ale nie ma jeszcze istotnej dyskusji na temat kluczowych aspektów tych obwodów, ich działania, w jakich aplikacjach mogą być używane, porównanie między dwa obwody i dlaczego jeden powinien być używany vs. drugi.

25 pll dll

4

PLL - po co porównywać fazy, a nie częstotliwości

Mam pytanie dotyczące PLL. Celem PLL jest uzyskanie dwóch sygnałów o tej samej częstotliwości (jak rozumiem, może nastąpić przesunięcie faz). Więc w takim przypadku, dlaczego używasz detektora faz do porównywania faz, a NIE tylko do porównywania częstotliwości? Dziękuję Ci

17 pll

3

Jak możliwa jest komunikacja ponad 24 GHz?

Przeczytałem artykuł, który Google chce, aby amerykańskie spektrum bezprzewodowe dla Internetu opartego na balonach . Mówi się, że do komunikacji wykorzystuje widmo częstotliwości ponad 24 GHz. Czy kiedykolwiek jest możliwe wygenerowanie tak wysokiej częstotliwości za pomocą kryształów piezoelektrycznych? A może używają mnożnika częstotliwości PLL ? Nawet jeśli możliwe jest wygenerowanie …

15 rf communication frequency digital-communications pll

3

Jak procesory kontrolują częstotliwość taktowania?

Niedawno natknąłem się na procesor STM z 2 oscylatorami w obwodzie - przypuszczam, że jeden do pracy z dużą prędkością, a drugi do małej mocy. W przypadku czegoś takiego jak procesor stacjonarny, w którym szybkość zegara można zmienić na dowolną żądaną częstotliwość (w granicach rozsądku) - jak to robi fizycznie …

12 microcontroller oscillator clock microprocessor pll

5

Jaka jest różnica między pętlami fazowymi pierwszego rzędu, drugiego rzędu i trzeciego rzędu?

Co reprezentuje zamówienie PLL? Jakie są wady rzędu 1 i 2 PLL na podczerwień do zamówienia 3? Jak wybrać typ pll dla aplikacji takich jak demodulator QPSK?

10 pll

2

Dlaczego syntezatory częstotliwości często używają preskalerów N / N + 1?

Syntezatory częstotliwości, takie jak ADF411x firmy Analog, często mają w swoim PLL preskalery, które dzielą przez 16/17, 32/33 lub 64/65? Do czego służy wartość 2 ^ N + 1?

9 pll synthesizer

2

Wszystkie cyfrowe pętle blokady fazy

Chcę zaimplementować blokadę fazy w układzie FPGA bez użycia zewnętrznych komponentów (innych niż ADC). Dla uproszczenia wystarczające jest zablokowanie prostym impulsem binarnym. Częstotliwość sygnałów wynosi ~ 0,1-1% zegara. Nie mogę korzystać z wbudowanych zegarów PLL, ponieważ zazwyczaj są to: Nie można konfigurować (ustawiane podczas syntezy). Roztrzęsiony. Nie obsługuj częstotliwości, której …

9 fpga dsp pll

Pytania otagowane jako pll