Jaka jest różnica między pętlami fazowymi pierwszego rzędu, drugiego rzędu i trzeciego rzędu?

Co reprezentuje zamówienie PLL? Jakie są wady rzędu 1 i 2 PLL na podczerwień do zamówienia 3? Jak wybrać typ pll dla aplikacji takich jak demodulator QPSK?

Wydaje mi się, że zaakceptowana odpowiedź (autorstwa Sparky256) postrzega PLL po prostu jako filtr i całkowicie ignoruje swój faktyczny cel, jakim jest system kontroli, kontrolujący fazę sygnału. Kolejność systemu sterowania oznacza jego liczbę stanów wewnętrznych. W systemie, który ma jedno wejście, stany poza pierwszym stanem (porządkiem) są równoważne pochodnym zmiennej kontrolowanej.

W szczególności w PLL zmienna kontrolowana jest zwykle fazą sygnału. PLL próbuje wytworzyć blokadę faz. Zatem pierwszy rząd dotyczy zmiennej / stanu fazowego, drugi stan jest pochodną pierwszego stanu - czyli częstotliwości i tak dalej.

W przypadku prostego syntezatora częstotliwości PLL pierwszego rzędu może wystarczyć, ale w demodulatorze QPSK prawdopodobnie PLL pierwszego rzędu prawdopodobnie nie byłoby, ponieważ jakiekolwiek przesunięcie częstotliwości nośnej między modulatorem a demodulatorem zawsze będzie wytwarzało stałe opóźnienie fazowe, które można usunąć tylko przez PLL drugiego rzędu. Opóźnienie fazowe oznacza, że ​​kanałów I i Q nie można naprawić (ciągle się „poruszają”). Dlatego demodulator QPSK powinien mieć PLL z co najmniej 2 stanami (tj. 2. rzędu lub wyższym).

Ponadto, w przeciwieństwie do niektórych poglądów rozpowszechnionych tutaj w komentarzach i odpowiedziach, wyższy porządek nie spowalnia systemu ani nie przyspiesza. Czas odpowiedzi zależy od wszystkich parametrów systemu, głównie od wartości jego współczynników (lub położenia jego biegunów i zer, w żargonie projektowania filtrów).

Znalazłem ten link do niesamowitego dokumentu, który precyzuje szczegóły do ​​filtrów czwartego rzędu.

Kolejność filtrowania odnosi się tylko do liczby biegunów użytych do filtrowania mocy wyjściowej komparatora faz, aby zapewnić płynne napięcie błędu DC do VCO.

1. Filtry pierwszego rzędu są w rzeczywistości tylko charakterystyką filtra VCO, wymagając minimalnego czasu na ustabilizowanie się (faza zerowa) do zmiany częstotliwości lub śledzenia fazy. Napięcie wyjściowe komparatora fazy surowej jest podawane do VCO (oscylator sterowany napięciem) z filtrowanymi tylko impulsami szumowymi. Ten typ oferuje szybkie śledzenie zmian częstotliwości i szybko blokuje się do najnowszego ustawienia, ale może mieć nieregularny sygnał wyjściowy, dopóki nie zablokuje się na nowej częstotliwości.

2. Filtr drugiego rzędu ma 1 stopień RC, pasywny lub wykorzystujący wzmacniacz operacyjny do ostrzejszego dobiegu. Jest nieco wolniejszy w blokowaniu na nowej częstotliwości (faza zerowa), ale mniej nierównomierny w osiadaniu i stabilności. Zalecany do większości wszystkich projektów PLL.

3. Filtr trzeciego rzędu wykorzystuje opcjonalny wzmacniacz operacyjny i podwójne sieci RC. Osiada wolniej niż inne, ale lepiej toleruje FSK / QFSK / QPSK, zachowując stabilność nawet przy złożonych schematach modulacji. Sieci RC muszą być dostrojone dla danego zakresu prędkości transmisji, aby rzeczywista zmiana szybkości transmisji była śledzona tak szybko, jak to możliwe.

4. Pętla PLL musi zawsze być w stanie szybko znaleźć nową częstotliwość nośną i zablokować się na niej, w przeciwnym razie nastąpi utrata danych, co wymusi ponowne wysłanie pakietów danych lub wysłanie najpierw polecenia EOF / EOL / EOT. Na szczęście szybkie MPU mogą emulować lub mieć wbudowane całe bloki funkcyjne PLL, więc stosowanie filtrów analogowych i dyskretnych obwodów PLL jest rzadkie. Użyj QPSK jako wyszukiwanego terminu, a znajdziesz mnóstwo pomocniczych układów scalonych i gotowych do użycia modułów. Uważaj na wszelkie „specjalne” umowy dotyczące oprogramowania lub licencji.

Więcej informacji na temat FSK i QPSK.

Te odpowiedzi są zaciemnione przez terminy teoretyczne i szczegóły implementacji. Pierwotne pytanie o wybór PLL do demodulacji schematu modulacji fazy, takiego jak QPSK, nie zostało ostatecznie rozwiązane.

Demodulacja nie jest zależna od kolejności PLL.

Pokrótce, zakryjmy zamówienia.

1. PLL pierwszego rzędu mają ograniczoną szerokość pasma blokady. Jeśli PLL jest wyśrodkowany na częstotliwości$x$. Następnie może śledzić fale sinusoidalne o częstotliwościach$x \pm \Delta x$. Jednak jak$\Delta x$rośnie, nie będzie w stanie śledzić sygnału. Jego wyjście VCO będzie miało mały błąd fazy (przesunięcie) w stosunku do pierwotnego sygnału wejściowego, jeśli sygnał wejściowy ma inną częstotliwość, a przesunięcie będzie się pogarszać, gdy różnica częstotliwości między wejściem a jego częstotliwościami środkowymi będzie się pogarszać - aż do różnicy jest tak świetny, że nie może już śledzić danych wejściowych.

2. PLL drugiego rzędu, ponieważ ma tak zwany integrator, eliminuje problem błędu fazy.

Koniec dyskusji na temat zamówienia PLL.

Demodulacja QPSK lub BPSK za pomocą PLL zależy od wykrywacza błędów. Dla uproszczenia omówimy BPSK w następujący sposób:

Aby zdemodulować sygnał BPSK za pomocą PLL, modyfikujemy detektor błędów PLL, tak aby pętla VCO blokowała się do 0 lub 180 stopni względem sygnału wejściowego. Zatem moc wyjściowa VCO PLL jest w fazie lub 180 stopni poza fazą z wejściem. Jeśli chodzi o pętlę, to ze względu na zmodyfikowany wykrywacz błędów uważa, że ​​ma zerowy błąd.

Kiedy wejście przełącza fazę, pętla znów nie powinna nic robić, ponieważ pętla zablokuje się na 0 lub 180 stopni. Jednak niektóre sygnały w pętli zmienią się z dodatnich na ujemne i możesz użyć tej zmiany do wykrycia, czy faza przełączana sygnału.

Ta sama koncepcja rozciąga się na QPSK, gdzie PLL jest ślepy na wykrywanie zmian faz o 90, 180 i 270 stopni w sygnale wejściowym.

PLL, który może demodulować BPSK, nazywa się pętlą Costasa.

Napisałem ten artykuł o tym, jak zaimplementować w oprogramowaniu pętlę Costasa, która zawiera wszystkie informacje, o których tu szczegółowo wspomniałem.

FakeMoustache napisał: „Wszystkie mają zerową różnicę faz w stanie zablokowanym”

Nasza terminologia może się różnić, ale rozumiem, że w projekcie pierwszego rzędu różnica faz jest używana jako sygnał błędu (ze wzmocnieniem) i steruje VCO, dlatego błąd fazy w blokadzie zależy od częstotliwości. Projekt drugiego rzędu integruje różnicę faz w celu uzyskania napięcia sterującego VCO, stąd błąd fazy wynosi zero, gdy jest zablokowany na stałej częstotliwości i ogólnie zależy od szybkości zmiany częstotliwości śledzonej dla wolno zmieniającego się sygnału. W przypadku projektu trzeciego rzędu błąd będzie zależał od drugiej pochodnej i tak dalej.

Przepraszam za mój angielski. Moim zdaniem kolejność filtra pętli zależy od wydajności, które chcesz uzyskać. Generalnie niskie zamówienie ma szybką blokadę, ale złą wydajność w odniesieniu do fałszywego tłumienia; oprócz tego przy użyciu filtra pętli wyższego rzędu można również rozpoznać optymalny kształt szumu fazowego. Zwykle analogowy PLL, główne fałszywe są reprezentowane przez niepożądany sygnał ze względu na sygnał odniesienia. Ten sygnał można łatwo wyczyścić za pomocą prostego filtra (na przykład drugiego rzędu). W cyfrowym PLL (na przykład PLL z pompą ładującą) niepożądany sygnał ma niższe częstotliwości (np .: fref / [2 lub 3 ...]). Aby uzyskać czyste widmo wyjściowe, konieczne może być zastosowanie filtra pętlowego wyższego rzędu (rzędu 3 ° lub 4 °); w tych samych przypadkach możliwe jest również zmniejszenie przepustowości pętli. W ten sposób wydłużysz czas potrzebny do zamknięcia.