Odpowiedzi:
Jakiś czas temu zajrzałem do ASIC i oto, co znalazłem:
Każdy ma inne definicje słowa „ASIC”. Istnieją (bardzo z grubsza) trzy kategorie: konwersje FPGA, „normalny” ASIC i „pełny niestandardowy”. Zgodnie z oczekiwaniami są one uporządkowane według rosnącej ceny i wydajności.
Zanim opiszę, co to jest, pozwól, że powiem ci, jak powstaje układ ... Układ ma od 4 do 12+ „warstw”. Dolne 3 lub 4 warstwy zawierają tranzystory i niektóre podstawowe połączenia. Górne warstwy są prawie całkowicie używane do łączenia ze sobą. „Maski” są podobne do folii używanych do fototrawienia PCB, ale na warstwę IC przypada jedna maska.
Jeśli chodzi o tworzenie ASIC, koszt masek jest OGROMNY . Nierzadko zdarza się, że zestaw masek (8 warstw, od 35 do 50 nm) działa 1 milion USD! Nic więc dziwnego, że większość „tańszych” dostawców ASIC bardzo stara się obniżyć koszty masek.
Konwersje FPGA: Istnieją firmy specjalizujące się w konwersji FPGA na ASIC. To, co robią, ma nieco standardową lub stałą „bazę”, która jest następnie dostosowywana. Zasadniczo pierwsze 4 lub 5 warstw ich chipa jest takie samo dla wszystkich ich klientów. Zawiera logikę podobną do typowych układów FPGA. Twoja „dostosowana” wersja będzie miała dodatkowe warstwy do routingu. Zasadniczo używasz ich logiki, ale łączysz ją w sposób, który Ci odpowiada. Wydajność tych układów jest może o 30% szybsza niż FPGA, z którym zacząłeś. W „dniu” nazywa się to również „morzem bram” lub „układem bram”.
Plusy: NRE NRE (35 tys. USD to mniej więcej). Niskie ilości minimalne (10 000 sztuk rocznie).
Minusy: Wysokie koszty na układ - może 50% kosztu FPGA. Niska wydajność w porównaniu z innymi rozwiązaniami.
„Normalny” ASIC: W tym rozwiązaniu projektujesz rzeczy do poziomu bramy. Weź VHDL / Verilog i skompiluj. Projekt poszczególnych bramek jest pobierany z biblioteki bramek i urządzeń, która została zatwierdzona przez producenta chipa (aby wiedzieli, że działa z ich procesem). Płacisz za wszystkie maski itp.
Plusy: taka jest większość żetonów na świecie. Wydajność może być bardzo dobra. Koszt jednego chipa jest niski.
Minusy: NRE za to zaczyna się od 0,5 miliona USD i szybko rośnie. Weryfikacja projektu jest bardzo ważna, ponieważ zwykłe wkręcenie będzie kosztować dużo pieniędzy. NRE + Minimalna ilość zamówienia wynosi zwykle około 1 miliona USD.
Pełny niestandardowy: jest podobny do normalnego ASIC, z tą różnicą, że masz elastyczność w projektowaniu do poziomu tranzystora (lub poniżej). Jeśli potrzebujesz wykonać projekt analogowy, super niską moc, super wysoką wydajność lub cokolwiek, czego nie można zrobić w normalnym ASIC, to jest to dla Ciebie.
Plusy: To wymaga bardzo wyspecjalizowanego zestawu talentów, aby robić to poprawnie. Wydajność jest świetna.
Minusy: Te same wady co normalny ASIC, tylko tym bardziej. Szanse na zepsucie czegoś są znacznie wyższe.
To, jak sobie z tym poradzisz, naprawdę zależy od tego, ile pracy chcesz podjąć. Może to być tak „proste”, jak przekazanie plików projektowych firmie takiej jak TSMC lub UMC, a one zwrócą ci gołe płytki. Następnie musisz je przetestować, pociąć na części, spakować, prawdopodobnie ponownie przetestować, a na końcu oznaczyć. Oczywiście są inne firmy, które wykonają za ciebie większość pracy, więc wszystko, co wrócisz, to przetestowane układy gotowe do umieszczenia na płytce drukowanej.
Jeśli doszedłeś do tego punktu i nadal wydaje się, że ASIC jest tym, co chcesz zrobić, następnym krokiem byłoby rozpoczęcie Googling dla firm i rozmawianie z nimi. Wszystkie te firmy różnią się nieco, więc warto rozmawiać z tyloma z nich, ile tylko możesz. Powinni też być w stanie powiedzieć ci, jaki jest następny krok poza rozmową z nimi.
Istnieją dwa główne sposoby na uzyskanie ASIC, jeśli patrzysz na procesy stron trzecich, takie jak IBM, ONsemi, STMicro itp. Pierwszy to bezpośrednia współpraca z odlewnią (producentem), a drugi to praca z grupa przetwarzająca mniejsze zamówienia.
Współpracując bezpośrednio z producentem, zazwyczaj kupujesz serię produkcyjną dla konkretnego układu. To da ci wiele opłatków z wieloma kopiami siateczki. Siatka ma zwykle około 15 do 20 mm 2 . Będziesz mógł umieścić w tej przestrzeni wszystko, co chcesz, a następnie podzielisz opłatek na poszczególne projekty. Jeśli robisz serię produkcyjną pojedynczego układu, Twój projekt zostałby tutaj umieszczony. Nie znam ceny za to, ale prawdopodobnie działałoby to tak: , gdzie maski są dominującą częścią twojego kosztu. Oceniłbym, że w przypadku najnowszych procesów 40 nm koszty zaczynają się od około 2 milionów USD.
Jeśli nie szukasz dużych woluminów lub chcesz prototypować projekt, są firmy, które kupią serię odlewniczą dla jednego lub dwóch wafli, a następnie sprzedadzą miejsce w siatce. Istnieją dwie duże firmy: MOSIS i CMP . Planują kupić tylko jeden lub dwa wafle i zestaw masek, więc ich koszty produkcji są zasadniczo stałe. Ich ceny są zazwyczaj oparte na rozmiarze twojego projektu w mm 2 . MOSIS nie publikuje swoich stawek, ale najtańsza stawka CMP w procesie 0,35 mikrona za 650 euro / mm 2 . Nietrywialna konstrukcja będzie prawdopodobnie kosztować 3000 USD lub więcej za 40 żetonów. Im drobniejszy rozmiar funkcji, tym droższe jest wykonanie masek.
Inną kwestią do rozważenia jest to, że oprogramowanie do projektowania i weryfikacji układów scalonych NIE jest tanie, chyba że robisz to z uniwersytetu.
Chociaż prawdą jest, że tworzenie układu scalonego jest bardzo drogie, TSMC i inne firmy zapewniają „usługi wahadłowe”, które umieszczają wiele urządzeń od wielu osób na diecie i znacznie obniżają cenę. Słyszałem nawet, że firma dostaje kilka próbek swoich urządzeń za 1500 USD, co jest wyjątkowo niskie, jeśli wziąć pod uwagę alternatywy. Przede wszystkim najlepiej wdrożyć jak najwięcej na FPGA, aby upewnić się, że logika jest poprawna itp.
Spójrz tutaj: http://www.tsmc.com/english/dedicatedFoundry/services/cyberShuttle.htm
Chciałem tylko dodać to w:
http://cmp.imag.fr/products/ic/?p=prices <- CMP Cena za mm ^ 2 obecnego cennika dotyczy 25 gołych matryc oprócz MEMSCAP i TriQuint.
Możesz uzyskać asic CMOS C35B4C3 0.35u (350 nm) za jedyne 650 euro / mm2 (3), chociaż ich ceny wysyłki są dość wysokie (do 100 euro) i musisz zapłacić dodatkowo, jeśli chcesz, aby je zapakować ty.
Na drugim końcu skali możesz uzyskać 28 nm CMOS CMOS28LP za jedyne 15000 euro / mm2 (1), jeśli robisz mniej niż 3 mm ^ 2.
Teraz do końca 2018 r. Firma pracuje na platformie „ Itsy-Chipsy ” (zakładając kolekcję narzędzi programowych i wspaniałe usługi), aby wyprodukować dwa prototypowe układy za około 400 USD w rozmiarze 350 x 350um, które mogą pomieścić 14000 bram . Jeśli rozmiar obszaru zostanie dalej podzielony przez 4, aż do 170 x 170um, koszt wyniesie około 100 USD .
Cena 100 USD oparta jest na wycenie układu MOSIS 2x2 mm, podzielonej przez 16, a następnie przez 4. Komentarze na powyższej stronie hackaday zawierają więcej informacji, ale nie wszystkie szczegóły zostały jeszcze wyjaśnione . Odwiedzili fabryki i twierdzili, że w tym roku rozpoczęli kampanię finansowania przez tłum. Oznacza to, że w przypadku MOSIS dla układu o rozmiarze 2 x 2 mm uzyskanie 40 żetonów kosztuje 5000 USD.
Jedną fajną rzeczą jest to, że będzie korzystać ze wszystkich narzędzi open source, od ngspice.sourceforge.net, opencircuitdesign.com qflow i magic oraz clifford.at yosys. Chociaż nie mam pojęcia, jak można korzystać z tych narzędzi w bibliotekach i co trzeba. Ciekawie będzie zobaczyć, jak to się ułoży.
Patrząc na cennik MPMP CMP sept-18 w pliku pdf : W procesie CMOS C35B4C3 .35um cena za mm ^ 2 wynosi 650 euro, a minimalna pobierana powierzchnia to 3,43mm ^ 2. To około 2230 euro za 25 nagich matryc . Ta liczba jest bardziej rzeczywista na dzień dzisiejszy.
Zjeżdżalnia na stronie nmi.org.uk z imecated 2016 wskazuje, że przykład MPW na .18um kosztuje 25 000 $ za 40 matryc w obszarze minimum 25 mm ^ 2 na pierwszym waflu. Każde dodatkowe 40 matryc kosztuje 2000 USD.
Prezentacja pokazuje również koszty maski dedykowanej: w tym samym przykładzie pierwsza partia 14 płytek kosztuje 134 000 USD za matryce 14x2945. A każdy dodatkowy opłatek 2945 matryc kosztuje 1000 USD. Dodatkowy koszt matrycy wynosi 0,34 USD. Ta 134 000 $ dobrze pasuje do liczby 100 000 $, którą wymieniono w kilku innych odpowiedziach.
Wątek z 2013 r. Na bitcoin.org zatytułowany „Dlaczego koszt asic development> 1M” podzielił kilka liczb: [1] odbiornik długofalowy, w który zaangażowanych było 10 inżynierów rocznie za 500 tys. USD, dwa nakłady inżynieryjne 250 tys. USD, oraz 250 tys. USD za 10 tys. żetonów + sprzęt do weryfikacji i weryfikacji. [2] Avalonowy układ wydobywczy bitcoinów prawdopodobnie kosztował ogółem około 400 tys. USD, co przypuszczano na podstawie wielkości zamówienia w przedsprzedaży. [3] Niektóre inne wspólne liczby dla wydobywania bitcoinów to ~ 150 000 USD za 130 nm, 200-300 000 USD za 110 nm i ~ 500 000 USD za 65 nm, według stanu na 2013 rok. Chociaż te układy mają prawdopodobnie mniejszą złożoność.
Pozwól, że jako pierwszy stwierdzę, że niestandardowe układy ASIC nie są przeznaczone dla osób o słabym sercu. Części katalogu są wystarczająco złe. Dla porównania, pojedyncza maska na TSMC około 2010 r. Dla procesu BiCmos 0,18um wyniosła około 25 tys. USD.
Studium przypadku: Pracowałem nad pół niestandardowym układem regulatora buck dla klienta. Moja firma jest producentem półprzewodników z listy Fortune 100.
Naliczyliśmy opłatę w wysokości 200 000 NRE, z oczekiwaną wysyłką co najmniej 2 milionów USD. Klient ustawił maksymalny koszt urządzenia na określony punkt cenowy, powyżej którego użyłby innego rozwiązania. Ponadto po krótkim czasie urządzenie nie będzie wyłączne dla tego klienta.
Doszliśmy do wniosku, że będzie to szybki zrzut, wystarczy skopiować i wkleić istniejący adres IP, a następnie zmodyfikować projekt, aby pasował. Niestety wystąpiły problemy z fab, montażem, kwalifikacją, testem, charakterystyką, projektowaniem i aplikacją, które wymagały ponownego uruchomienia urządzenia.
Udało nam się to przy drugim przejściu, ale nasz klient nigdy wcześniej nie robił niestandardowego ASIC, nie miał świetnych specyfikacji i tak naprawdę nie wiedział, w co się pakuje. Zasadniczo dokonaliśmy integracji całego systemu, ponieważ nie mogli zbudować płytki drukowanej, aby uratować im życie (ciepło, wybór pakietu, emi ....)
Wybór to konwersja FPGA. Zarówno Altera, jak i Xilinx mają to. Poszedłbym z Altera. Ceny są w USA za 100 $.
Kiedy robiłem symulacje logiczne dla projektu ASIC, usłyszałem 100 000 $ (US) jako cenę za minimalną partię jednego projektu ASIC - ale było to około 10 lat temu i prawdopodobnie tylko dla jednej firmy.
Patrzyłeś na to? http://www.europractice-ic.com/ Mają pełny cennik: http://www.europractice-ic.com/prototyping_minisic.php
Oferują również dodatkowe usługi i udzielają licencji na oprogramowanie w razie potrzeby.
edycja: usunąłem link do pliku pdf i dodałem link do strony, na której są wszystkie ceny.
Czy rozważałeś użycie FPGA? Dzięki FPGA możesz reorganizować komponenty sprzętowe na chipie bez kosztów tworzenia własnego. Jeśli jesteś na uniwersytecie, możliwe, że mają własne małe FAB. Zrobiłem uniwersytet. Jeśli nie, może porozmawiasz z kimś na uniwersytecie, który ma FAB i zobaczysz, czy możesz go zmusić do produkcji chipa, opłaty prawdopodobnie byłyby niższe niż z odlewni.