Skąd pochodzi limit wejściowy VDD + 0,3 V na układach scalonych?

Istnieje wiele układów scalonych, które określają, że ich napięcie wejściowe może rozciągać się w dość szerokim (absolutnie maksymalnym) zakresie, np. Od -0,3 V do 6,0 V ( zob. Pdf strona 4), a następnie mają „napięcie wejściowe na dowolnym styku” ograniczenie zależne od napięcia wejściowego, np. -0,3 V do VDD + 0,3 V.

To w efekcie powoduje, że układ nie jest odporny na wejścia / wyjścia na napięcia przekraczające napięcie wejściowe o więcej niż 0,3 V, ale mieszczą się w absolutnych maksymalnych specyfikacjach dopuszczalnego napięcia wejściowego i zmusza mnie do zastosowania pewnego rodzaju poziomu zewnętrznego obwód przełączający na te wejścia.

Jaki jest zatem praktyczny powód tego rodzaju ograniczenia w specyfikacjach styków we / wy układu scalonego?

Najprawdopodobniej między stykiem wejściowym a siatką VDD na chipie znajduje się dioda zabezpieczająca przed wyładowaniami elektrostatycznymi, w taki sposób, że jest ona zwykle stronniczo odwrócona (schemat pokazujący konfigurację podano w odpowiedzi Petera Smitha). Chodzi o to, że gdy wystąpi dodatnie zdarzenie ESD, prąd wpłynie do sieci VDD o niższej impedancji, gdzie wyrządzi mniejsze szkody, niż gdyby wszystko zostało zrzucone na jedną kiepską bramkę CMOS, która jest przymocowana do styku wejściowego.

Ponieważ limit wynosi VDD + 0,3 V, prawdopodobnie w twoim urządzeniu dioda jest typu Schottky'ego zamiast złącza PN. W przypadku złącza PN zwykle widzisz limit VDD + 0,6 V.

Jeśli miałbyś przyłożyć napięcie wejściowe powyżej VDD (o więcej niż 0,3 lub 0,4 V) do tego urządzenia, przekierowałbyś diodę i pobierał duży prąd ze źródła. Może to uszkodzić źródło lub, jeśli źródło może dostarczyć wystarczającą ilość prądu, podgrzać układ do punktu uszkodzenia.

Jeśli użyjesz rezystora, aby ograniczyć prąd do styku wejściowego w tych warunkach, może okazać się, że obwód działa dobrze. Lub, szczególnie jeśli układ ma bardzo małą moc, może się okazać, że cały układ (i może inne rzeczy podłączone do tego samego VDD) są zasilane przez pin wejściowy, co często prowadzi do niezamierzonego zachowania.

Wynika to z wejściowych diod ochronnych.

Typowe wejście wygląda następująco (pokazano falownik CMOS):

^{symulacja tego obwodu - Schemat utworzony przy użyciu CircuitLab}

Diody w nowszych częściach są urządzeniami Schottky'ego. Diody te są przeznaczone do krótkotrwałych, krótkotrwałych zdarzeń przejściowych o niskiej energii i nie są w stanie wytrzymać dużego prądu (ogólnie kilka mA).

Spadek 0,3 V pochodzi z diod mocujących Schottky używanych do ochrony styków układu. Te diody zwykle łączą się między każdym stykiem a dwiema szynami zasilającymi. Jeśli są one skierowane do przodu o więcej niż 0,3 V, mogą płynąć dowolnie duże prądy.

Diody są zaprojektowane do pochłaniania prądów przejściowych wytwarzanych przez ESD, które reprezentują ograniczone ilości energii, które mogą wytrzymać, chroniąc wrażliwe bramki MOSFET przed przepięciem. Ale jeśli napędzasz je źródłem o niskiej impedancji, szybko zrzucisz na nie więcej energii, niż są w stanie znieść.

W rzeczywistości zarówno diody mocujące Schottky'ego, jak i VDD + 0,3 V są obecne dla tej samej przyczyny źródłowej, czyli SCR Latch-up . Konstrukcja wszystkich układów scalonych CMOS faktycznie tworzy parę tranzystorów BJT wewnętrznie. Wynika to po prostu z tego, że układane są podłoża silikonowe typu p i typu n. To zdjęcie z VLSI Universe pokazuje to dobrze:

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPG

Otrzymujesz dwa wewnętrzne tranzystory BJT, Q2 i NPN oraz Q1, PNP. Zauważ, że dzielą one jedną studzienkę N i jedną studzienkę P, ale ten konkretny układ tworzy coś, co nazywa się prostownikiem kontrolowanym krzemem ( SCR ). W każdym razie nie jest to pożądane, ale niefortunny efekt uboczny tego uzgodnienia. Nie ma problemu, jeśli przestrzegane są pewne reguły.

Typowy SCR ma trzy terminale: Anodę, Katodę i Bramę. Zasadniczo jest on skierowany do przodu w przypadku niektórych urządzeń, które muszą być sterowane dodatnim napięciem na anodzie względem katody, jednak SCR zablokuje prąd, chyba że bramka zostanie aktywowana. Aby aktywować Bramę, musi ona przekroczyć próg, którym w tym projekcie będzie napięcie Anody. Po aktywacji zatrzask pozostanie włączony, nawet jeśli brama opadnie. Pozostanie włączony, dopóki napięcie anody nie spadnie prawie do zera. W przypadku CMOS IC katoda jest podobna do układu GND, anoda jest szyną VDD, a bramki są kołkami we / wy. To jest sedno, jeśli jakikolwiek pin we / wy podniesie się znacznie powyżej VDD, umożliwi zatrzask i spowoduje zwarcie między VDD a GND, powodując bardzo dużą ilość prądu i ten prąd będzie podtrzymywał zapadkę spalając układ scalony.

Aby zabezpieczyć się przed tym w przypadku niewielkich przejściowych skoków, diody Shottky są dodawane do linii we / wy w celu zaciśnięcia wejścia do GND - 0,3 V i VDD + 0,3 V wewnątrz bezpiecznej strefy. Te diody mogą pobierać niewielką ilość prądu, a zewnętrzne mocowanie może być nadal wymagane dla bardziej wytrzymałej konstrukcji.

Aby uzyskać więcej informacji, EEVblog zrobił fajny samouczek na ten temat: EEVblog # 16 - Latchup Tutorial CMOS SCR