Dziwny układ PCB dla regulatora napięcia

Jestem inżynierią odwrotną, która ma układ Xilinx Spartan 3E FPGA, z VCCAUX zasilanym regulatorem 2,5 V. Poniżej znajduje się układ PCB dla części regulatora obwodu i coś wydaje mi się bardzo podejrzane.

Przepraszam za okropne pikselowanie, to była najwyższa rozdzielczość, jaką mogłem uzyskać dzięki dostępnemu sprzętowi. W każdym razie komponent SOT23-5 oznaczony „LFSB” jest liniowym regulatorem napięcia Texas Instruments LP3988IMF-2.5 . Na schemacie odszukałem poniższy schemat:

Być może już zauważyłeś źródło mojego zamieszania: nie mam pojęcia, dlaczego umieściliby opornik 316 omów bezpośrednio na wyjściu regulatora 2,5 V. Wszystko, co robi, to marnowanie 7,9 miliamperów. Nie mogę znaleźć żadnego powodu, aby to zrobić. Zastanawiam się, czy to wada konstrukcyjna, a ten rezystor powinien być podłączony do styku PG zamiast do uziemienia. Jednak trzykrotnie sprawdziłem oryginalną płytkę drukowaną i na pewno łączy się ona z masą, a pin PG nie jest podłączony do niczego. Jeśli jest to błąd, wyjaśniłoby to, dlaczego zastosowali oddzielny ślad na dolnej stronie rezystora zamiast podłączyć go do miedzianej masy zalewającej, która jest właśnie tam. Zastanawiałem się również, czy regulator może wymagać minimalnego obciążenia, aby utrzymać stabilną moc wyjściową, ale tak nie jest w przypadku tego regulatora. Nie ma wymagań dotyczących minimalnego obciążenia. Zastanawiałem się również nad tym, że jego celem było wolniejsze uruchamianie VCCAUX do celów sekwencjonowania dla FPGA, ale czytanie arkusza danych również nie wydaje się pasować - nie ma ścisłych zasad sekwencjonowania dla zasilania Spartan 3E.

Czy ktoś może pomyśleć o przyczynie, dla której ktoś celowo umieści opornik 316 omów bezpośrednio na wyjściu regulatora 2,5 V. Pomyślałem, że może to być rezystor odpowietrzający kondensatora wyjściowego, ale wydaje się, że jest to zbyt niska wartość.

EDYCJA: Być może te dodatkowe informacje pomogą. Arkusz danych dla Spartan 3E określa, do czego służy zasilanie VCCAUX:

VCCAUX: pomocnicze napięcie zasilania. Dostarcza cyfrowe zegary zarządzające (DCM), sterowniki różnicowe, dedykowane piny konfiguracji, interfejs JTAG. Wejście do obwodu resetu po włączeniu zasilania (POR).

Zrobiłbym ten sam projekt, aby zmniejszyć błąd regulacji obciążenia dynamicznego i statycznego.

Szczegóły powodów są widoczne w arkuszu danych.

• sprawdź błąd regulacji obciążenia dynamicznego i błąd regulacji kroku wejściowego.

• Mogę tylko zgadywać, jaki budżet na błąd miał na myśli projektant, ale wspólne dla każdego LDO jest posiadanie powyższych odpowiedzi, chociaż ten FET LDO jest wyjątkowo niskim poborem mocy i zaniku napięcia.

  • 5 mV błąd {krok wejściowy 0.6V} o 1mA etapie obciążenia błąd 200mV z obciążeniem etapie 150mA *
  • błąd regulacji obciążenia statycznego jest oceniany tylko powyżej 1 mA jako 0,007% / mA. Oznacza to, że jest gorszy poniżej 1 mA i poprawia się z obojętnym obciążeniem 7,6 mA dla satysfakcji projektantów. Poprawia to również błąd regulacji dynamicznego obciążenia skokowego powyżej. *

Ten 1mA zapewnia czas narastania napędu bramki w celu przyspieszenia reakcji. 7,6mA jest jeszcze lepsze przy malejących zwrotach powyżej tego.

• błąd regulacji obciążenia statycznego wynika wyłącznie z RdsOn PFET stosowanego w LDO podzielonego przez jego wewnętrzne wzmocnienie pętli. Dotyczy to każdego regulatora napięcia, niezależnie od tego, czy jest to FET, czy BJT. Ale nieskończone wzmocnienie pętli może zwiększyć błędy stabilności lub więcej dzwonienia, przy pewnych obciążeniach (ESR, C), więc jest skończone.

Podejrzany? Nie ma mowy

Jak już zasugerowano w kilku innych komentarzach, umieszczenie rezystora 316 omów, aby umożliwić obwodowi regulatora napięcia pewną zdolność do pochłaniania prądu w przypadku, gdy szyna 2,5 V dostanie się do wycieku z szyny wyższego napięcia. Ten wyciek zwykle powoduje wyłączenie wyjścia regulatora i jego wzrost i przejście na wyższe napięcie. Projektant dokonuje kompromisu projektowego między tym, jak dużą zdolność pochłaniania pozwala na to, a wielkością dodatkowego obciążenia opornika na regulatorze napięcia.

Warunki wycieku mogą występować podczas włączania i wyłączania sekwencyjnego złożonych urządzeń półprzewodnikowych, a zdolność zlewu może być ważna, aby utrzymać wszystko pod kontrolą.

W niektórych przypadkach regulator napięcia może mieć funkcję zwaną blokadą przepięcia, która wyłącza regulator, jeśli moc wyjściowa wzrośnie zbyt mocno. Może to mieć negatywny wpływ na działanie systemu, zwłaszcza jeśli monitorowany jest pin wskaźnika mocy (PG) w celu kontrolowania łańcucha regulatora napięcia na złożonej płycie. Obecny rezystor pochłaniający może odgrywać rolę w zapobieganiu nieoczekiwanemu wyłączeniu z powodu niewielkiej ilości wycieku do konkretnej szyny.

Nie jestem przekonany, czy rezystor jest uziemiony. Oznaczyłem części i wylewa się miedź zgodnie z obwodem „inżynierii odwróconej”.

Gdyby R14 był uziemiony, dlaczego marnowano by przelot, skoro GND wlewa się tuż obok niego. Jak przetestowałeś, że był mielony? czy właśnie szumiłeś między liniami? Istnieje bardzo duża szansa, że ​​dioda LED do uziemienia zwisa przez to. Zapewniłoby to wizualne wskazanie, że zasilane jest napięcie 2,5 V, a rezystor wokół 316R byłby odpowiedni dla CZERWONE / ŻÓŁTE / ZIELONE LED (4mA). Dałoby to „wskazanie” zwarcia, jeśli źle odczytałeś DMM lub w zależności od jego specyfiki.

https://reference.digilentinc.com/_media/s3e:spartan-3e_sch.pdf Jest to projekt referencyjny dla Spartan 3E. Obciążenie 2k2 na regulatorze 2,5 V, ale także dioda LED wyłączona 3v3. Może to zapewnić pewne tłumienie w obwodzie poniżej