Dlaczego MIPS używa R0 jako „zero”, skoro tylko XOR dwa rejestry dają 0?

Myślę, że szukam odpowiedzi na pytanie o ciekawostki. Próbuję zrozumieć, dlaczego architektura MIPS używa jawnej wartości „zero” w rejestrze, skoro można osiągnąć to samo, po prostu XOR'ując dowolny rejestr przeciwko sobie. Można powiedzieć, że operacja jest już dla ciebie wykonana; jednak nie mogę sobie wyobrazić sytuacji, w której użyłbyś wielu wartości „zerowych”. Czytam oryginalne prace Hennesseya, a to po prostu przypisuje zero bez faktycznego uzasadnienia.

Czy istnieje logiczny powód, dla którego binarne przypisanie zerowe jest zakodowane na stałe?

aktualizacja: W 8k pliku wykonywalnego z xc32-gcc dla rdzenia MIPS w PIC32MZ mam jedno wystąpienie „zero”.

add     t3,t1,zero

faktyczna odpowiedź: Nagrodę przyznałem osobie, która posiadała informacje o MIPS i kodach warunków. Odpowiedź leży w architekturze MIPS dla warunków. Chociaż początkowo nie chciałem na to poświęcać czasu, sprawdziłem architekturę dla Opensparc , MIPS-V i OpenPOWER (ten dokument był wewnętrzny) i oto podsumowanie wyników. Rejestr R0 niezbędny do porównania na oddziałach ze względu na architekturę rurociągu.

• liczba całkowita porównuje z zero i rozgałęzieniem (bgez, bgtz, blez, bltz)
• liczba całkowita porównaj dwa rejestry i gałąź (beq, bne)
• liczba całkowita porównaj dwa rejestry i pułapkę (teq, tge, tlt, tne)
• liczba całkowita porównaj rejestr i natychmiastowa oraz pułapka (teqi, tgei, tlti, tnei)

Po prostu sprowadza się to do wyglądu sprzętu we wdrożeniu. W podręczniku MIPS-V na stronie 68 znajduje się nieograniczony cytat:

Gałęzie warunkowe zostały zaprojektowane w taki sposób, aby zawierały operacje porównania arytmetycznego między dwoma rejestrami (jak również w PA-RISC i Xtensa ISA), zamiast używania kodów warunków (x86, ARM, SPARC, PowerPC), lub aby porównywać tylko jeden rejestr z zerem ( Alpha, MIPS) lub dwa rejestry tylko dla równości (MIPS). Ten projekt był motywowany obserwacją, że połączona instrukcja porównania i rozgałęzienia ts do zwykłego potoku, pozwala uniknąć dodatkowego stanu kodu warunkowego lub użycia rejestru tymczasowego oraz zmniejsza statyczny rozmiar kodu i dynamiczny przebieg pobierania instrukcji. Inną kwestią jest to, że porównania z zerem wymagają nietrywialnego opóźnienia obwodu (szczególnie po przejściu na logikę statyczną w zaawansowanych procesach), a zatem są prawie tak drogie, jak w porównaniu z wielkością arytmetyczną. Kolejną zaletą skondensowanej instrukcji porównania i rozgałęzienia jest to, że gałęzie są obserwowane wcześniej w strumieniu instrukcji frontonu, a zatem można je przewidzieć wcześniej. Być może zaletą jest projekt z kodami warunków w przypadku, gdy wiele gałęzi można pobrać na podstawie tych samych kodów warunków, ale uważamy, że ten przypadek jest stosunkowo rzadki.

Dokument MIPS-V nie trafia w autora cytowanej sekcji. Dziękuję wszystkim za poświęcony czas i uwagę.

Rejestr zerowy na procesorach RISC jest użyteczny z dwóch powodów:

Jest to użyteczna stała

W zależności od ograniczeń ISA, nie możesz używać literału w niektórych instrukcjach kodowania, ale możesz być pewien, że możesz go użyć, r0aby uzyskać 0.

Można go użyć do syntezy innych instrukcji

To chyba najważniejszy punkt. Jako projektant ISA możesz zamienić rejestr ogólnego przeznaczenia na rejestr zerowy, aby móc zsyntetyzować inne przydatne instrukcje. Syntezowanie instrukcji jest dobre, ponieważ mając mniej rzeczywistych instrukcji, potrzebujesz mniej bitów, aby zakodować operację w kodzie op, co zwalnia miejsce w przestrzeni kodowania instrukcji. Możesz użyć tej przestrzeni do np. Większych przesunięć adresu i / lub literałów.

Semantyka rejestru zerowego jest jak /dev/zerow systemach * nix: wszystko do niego zapisywane jest odrzucane, a ty zawsze odczytujesz 0.

Zobaczmy kilka przykładów, w jaki sposób możemy tworzyć pseudo-instrukcje za pomocą r0rejestru zerowego:

; ### Hypothetical CPU ###

; Assembler with syntax:
; op rd, rm, rn 
; => rd: destination, rm: 1st operand, rn: 2nd operand
; literal as #lit

; On an CPU architecture with a status register (which contains arithmetic status
; flags), `sub` can be used, with r0 as destination to discard result.
cmp rn, rm     ; => sub r0, rn, rm

; `add` instruction can be used as a `mov` instruction:
mov rd, rm     ; => add rd, rm, r0
mov rd, #lit   ; => add rd, r0, #lit

; Negate:
neg rd, rm     ; => sub rd, r0, rm

; On CPU without status flags,
nop            ; => add r0, r0, r0

; RISC-V's `jal` instruction -- Jump and Link: Jump to PC-relative instruction,
; save return address into rd; we can synthesize a `jmp` instruction out of it.
jmp dest       ; => jal r0, dest

; You can even load from an absolute (direct) address, for a usually small range
; of addresses by using a literal offset as an address.
ld rd, addr    ; => ld rd, [r0, #addr]

Przypadek MIPS

Przyjrzałem się bliżej zestawowi instrukcji MIPS. Istnieje garść pseudo-instrukcji, które wykorzystują $zero; wykorzystywane są głównie do oddziałów. Oto kilka przykładów tego, co znalazłem:

move $rt, $rs          => add $rt, $rs, $zero

not $rt, $rs           => nor $rt, $rs, $zero

b Label                => beq $zero, $zero, Label ; a small relative branch

bgt $rs, $rt, Label    => slt $at, $rt, $rs
                          bne $at, $zero, Label

blt $rs, $rt, Label    => slt $at, $rs, $rt
                          bne $at, $zero, Label

bge $rs, $rt, Label    => slt $at, $rs, $rt
                          beq $at, $zero, Label

ble $rs, $rt, Label    => slt $at, $rt, $rs
                          beq $at, $zero, Label

Jeśli chodzi o to, dlaczego znalazłeś tylko jedną instancję $zerorejestru w swoim demontażu, być może to twój deasembler jest wystarczająco inteligentny, aby przekształcić znane sekwencje instrukcji w ich równoważne pseudo-instrukcje.

Czy rejestr zerowy jest naprawdę przydatny?

Najwyraźniej ARM uważa, że ​​posiadanie rejestru zerowego jest na tyle przydatne, że w jego (nieco) nowym rdzeniu ARMv8-A, który implementuje AArch64, jest teraz rejestr zerowy w trybie 64-bitowym; wcześniej nie było rejestru zerowego. (Rejestr jest jednak trochę wyjątkowy, w niektórych kontekstach kodowania jest rejestrem zerowym, w innych natomiast oznacza wskaźnik stosu )

Większość implementacji ARM / POWER / SPARC ma ukryty rejestr RAZ

Można by pomyśleć, że ARM32, SPARC itp. Nie mają rejestru 0, ale w rzeczywistości mają! Na poziomie mikro-architektury większość inżynierów projektujących procesory dodaje rejestr 0, który może być niewidoczny dla oprogramowania (rejestr zerowy ARM jest niewidoczny) i wykorzystuje ten rejestr zerowy do usprawnienia dekodowania instrukcji.

Rozważ typowy współczesny projekt ARM32, który ma niewidoczny programowo rejestr, powiedzmy R16 podłączony do 0. Rozważ obciążenie ARM32, wiele przypadków instrukcji ładowania ARM32 mieści się w jednej z tych form (zignoruj ​​indeksowanie przed postem, aby uprościć dyskusję ) ...

LDR ra, [rb] // NOTE:The ! is optional and represents address writeback.
LDR ra, [rb, rc](!)
LDR ra, [rb, #k](!)

Wewnątrz procesora dekoduje się to do generała

ldr.uop ra, rb, rx, rc, #c // Internal decoded instruction format.

przed wejściem w fazę wydania, w której odczytywane są rejestry. Zauważ, że rx reprezentuje rejestr, aby zapisać zaktualizowany adres. Oto kilka przykładów dekodowania:

LDR R0, [R1]      ==> ldr.uop R0, R1, R16, R16, #0 // Writeback to NULL. 
LDR R0, [R1, R2]! ==> ldr.uop R0, R1, R1, R2,   #0 // Writeback to R1.
LDR R0, [R1, #2]  ==> ldr.uop R0, R1, R16, R16, #2 // Writeback to NULL.

Na poziomie obwodu wszystkie trzy obciążenia są w rzeczywistości tą samą instrukcją wewnętrzną, a łatwym sposobem na uzyskanie tego rodzaju ortogonalności jest utworzenie rejestru masy R16. Ponieważ R16 jest zawsze uziemiony, instrukcje te naturalnie dekodują poprawnie bez dodatkowej logiki. Odwzorowanie klasy instrukcji na pojedynczy format wewnętrzny bardzo pomaga w implementacjach superskalarnych, ponieważ zmniejsza złożoność logiki.

Innym powodem jest usprawniony sposób wyrzucania zapisów. Instrukcje można wyłączyć, po prostu ustawiając rejestr docelowy i flagi na R16. Nie ma potrzeby tworzenia żadnego innego sygnału sterującego, aby wyłączyć zapisywanie zwrotne itp.

Większość implementacji procesorów, niezależnie od architektury, kończy się na wczesnym etapie tworzenia modelu rejestru RAZ. Potok MIPS zasadniczo rozpoczyna się w punkcie, który w innych architekturach miałby kilka etapów.

MIPS dokonał właściwego wyboru

Dlatego też rejestr „odczyt zerowy” jest prawie obowiązkowy w każdej nowoczesnej implementacji procesora, a MIPS, dzięki czemu jest widoczny dla oprogramowania, jest zdecydowanie zaletą, biorąc pod uwagę, w jaki sposób usprawnia on wewnętrzną logikę dekodowania. Projektanci procesorów MIPS nie muszą dodawać dodatkowego rejestru RAZ, ponieważ 0 USD już jest na ziemi. Ponieważ RAZ jest dostępny dla asemblera, wiele instrukcji psuedo jest dostępnych dla MIPS i można to traktować jako wypychanie części logiki dekodowania do samego asemblera zamiast tworzenia dedykowanych formatów dla każdego typu instrukcji w celu ukrycia rejestru RAZ przed oprogramowaniem jak w przypadku innych architektur. Rejestr RAZ jest dobrym pomysłem i dlatego ARMv8 go skopiował.

Gdyby ARM32 miał rejestr 0 USD, logika dekodowania stałaby się prostsza, a architektura byłaby znacznie lepsza pod względem prędkości, powierzchni i mocy. Na przykład z trzech przedstawionych powyżej wersji LDR potrzebne byłyby tylko 2 formaty. Podobnie nie ma potrzeby rezerwowania logiki dekodowania dla instrukcji MOV i MVN. Również CMP / CMN / TST / TEQ stałyby się zbędne. Nie byłoby też potrzeby rozróżniania krótkiego (MUL) i długiego mnożenia (UMULL / SMULL), ponieważ krótkie mnożenie można uznać za długie mnożenie z wysokim rejestrem ustawionym na 0 USD itp.

Ponieważ MIPS został początkowo zaprojektowany przez mały zespół, prostota projektowania była ważna, dlatego też 0 USD zostało wyraźnie wybrane w duchu RISC. ARM32 zachowuje wiele tradycyjnych funkcji CISC na poziomie architektonicznym.

_{Disclamer: Naprawdę nie znam asemblera MIPS, ale rejestr o wartości 0 nie jest unikalny dla tej architektury i myślę, że jest on używany w taki sam sposób, jak w innych architekturach RISC, które znam.}

XOR rejestrowanie rejestru w celu uzyskania 0 kosztuje jedną instrukcję, podczas gdy korzystanie ze wstępnie zdefiniowanego rejestru o wartości 0 nie będzie.

Na przykład mov RX, RYinstrukcja jest często implementowana jako add RX, RY, R0. Bez rejestru o wartości 0 będziesz musiał za xor RZ, RZkażdym razem, gdy chcesz użyć mov.

Innym przykładem jest cmpinstrukcja i jej warianty (takie jak „porównaj i skacz”, „porównaj i przenieś” itp.), W których cmp RX, R0stosuje się testowanie liczb ujemnych.

Wiązanie kilku prowadzi do ziemi na końcu banku rejestru jest tanie (tańsze niż uczynienie z niego pełnego rejestru).

Wykonanie rzeczywistego Xora wymaga trochę mocy i czasu, aby przełączyć bramę, a następnie zapisać ją w rejestrze, po co płacić ten koszt, gdy istniejąca wartość 0 może być łatwo dostępna.

Nowoczesne procesory mają również (ukryty) rejestr wartości 0, którego mogą używać w wyniku xor eax eaxinstrukcji poprzez zmianę nazwy rejestru.