Czy używasz obecnie VHDL?

Jestem studentem elektrotechniki i uczę się języka opisu sprzętu znanego jako VHDL. Szukałem go w Google, szukając IDE (jestem na komputerze Mac), ale ten język wydaje się dość martwy.

Oto moje pytanie: czy w mojej przyszłej pracy jako inżynier elektryk VHDL będzie dla mnie przydatny? Używasz tego?

AKTUALIZACJA: Dziękuję wszystkim za odpowiedzi, wyraźnie pomyliłem się z moim pierwszym wrażeniem.

Używam TYLKO VHDL. To jest dalekie od śmierci. Kilka lat temu wydawało się, że podział 50/50 między ludźmi używającymi VHDL lub Verilog (co najwyżej niepotwierdzone dowody), ale wątpię, aby od tego czasu wiele się zmieniło.

Najnowsza wersja VHDL to „VHDL-2008”, która w standardowych standardach językowych była tylko wczoraj.

Jeśli planujesz pracę z programowalną logiką (np. FPGA, a nie MCU), VHDL i Verilog to dwa języki, które musisz znać. Jako student prawdopodobnie będziesz musiał nauczyć się obu, używać obu i być zbadanym w obu. Z pewnością tak było w moim przypadku (i wziąłem tylko kilka kursów z projektowania ASIC), chociaż to było dawno temu.

Szanse są albo VHDL, albo Verilog będzie dla ciebie lepszy. Osobiście preferuję Verilog, ale znajomość obu pomaga.

Jako przyszły inżynier możesz z grubsza podwoić szanse na dobrą pracę w projektowaniu z układami FPGA (i podobnymi technologiami), jeśli możesz używać zarówno Verilog, jak i VHDL.

Powinieneś postarać się dokonać wyboru tak nieistotnego (dla ciebie), jak to możliwe, pomijając osobiste preferencje. Język jest tylko środkiem do osiągnięcia celu, a nie celem samym w sobie. Uważaj się za szczęściarza, że ​​są tam tylko dwie duże HDL. Gdybyś był informatykiem, musiałbyś nauczyć się kilkunastu zupełnie różnych rodzin języków programowania, móc nauczyć się nowego w kilka godzin i zrozumieć jego idiom w ciągu kilku dni.

Poza tym: języki programowania (używane do sterowania działaniem maszyn Turinga) i języki opisu sprzętu (używane do sterowania konfiguracją sprzętu) to różne rzeczy, chociaż większość HDL ma struktury, które albo wyglądają jak języki programowania, albo sprawiają, że programują języki również . Jeśli jest to mylące, po prostu zaakceptuj, że nie możesz napisać komputerowego systemu operacyjnego w VHDL, tak samo jak nie możesz opisać procesora RISC w C.

VHDL nie jest wcale martwym językiem. Problem polega na tym, że szukałeś narzędzi do programowania VHDL na Mac OS X. Niestety, istnieje bardzo niewiele opcji wykonania przyzwoitego programowania HDL (Verilog lub VHDL) z komputera Mac. Jedyną znaną mi opcją (gdzie real jest dość elastycznym przymiotnikiem) jest Icarus Verilog Simulator .

Inną realną opcją, którą wybrałem, jest uruchomienie systemu Camp Camp na komputerze Mac i wybranie w ten sposób narzędzi opartych na systemie Windows lub Linux.

Tak, używam VHDL na co dzień. Oraz C ++, C, Matlab, Python . Rzadziej używam również TCL, Perl, Makefiles, skryptów Bash, a nawet skryptów CMD (aagh!)

VHDL zdecydowanie nie jest martwy. Współzawodniczy z językiem Verilog (lub dokładniej z Verilog's Sucessor, SystemVerilog).

Rozumiem, że z jakiegokolwiek powodu historycznie VHDL był bardziej powszechnym językiem w projektowaniu FPGA i odwrotnie w projektowaniu ASIC.

Języki są pod względem składni raczej różne, ale wystarczająco semenatycznie podobne, aby do celów projektowych były prawie wymienne. Jako taki zależy głównie od organizacji, która jest używana.

Teraz w porównaniu do języków programowania (VHDL i Verilog to HDL (opis sprzętu Langauges), a nie języki programowania), nie ma wielu wartościowych narzędzi. Najlepsze narzędzia to generalnie drogie produkty komercyjne (chociaż często oferują bezpłatne licencje akademickie).

Kiedyś używałem VHDL, ponieważ tego właśnie uczono mnie w szkole. Teraz używam Verilog po prostu dlatego, że jest to jedyny język obsługiwany przez większość narzędzi FPGA / HDL typu open source, takich jak YOSYS, IceStorm, PrjTrellis itp. Mam komputer Mac, więc muszę korzystać z programistów i kompilatorów FPGA typu open source, ponieważ ani Xilinx, Altera, ani Lattice wypuszcza swoje narzędzia dla OS X. Można użyć Wine, ale odkryłem, że narzędzia open source są o rząd wielkości szybsze (nie wspominając o tym, że są darmowe).

Wreszcie, największym uzasadnieniem dla korzystania z Verilog jest narzędzie Verilator. Verilator pozwala kompilować verilog do kodu C i dosłownie tworzyć na komputerze sprzęt, który może komunikować się z innymi bibliotekami. Projektuję sieć konwergentną w HDL, więc oznacza to, że mogę wypychać dane Pythona do mojej wirtualnej FPGA i odbierać obraz z powrotem. Słyszałem nawet o szalonych rzeczach, w których twórca ZipCPU ładował i współdziałał ze strumieniami danych na swoim wirtualnym FPGA. Verilator niestety obsługuje tylko verilog - ale tak właśnie jest.

Poza tym mój profesor systemów wbudowanych powiedział, że VHDL był historycznie popularny w edukacji i użytku rządowym, ponieważ od samego początku był otwartym standardem. Po zamknięciu przez około 10 lat verilog został ostatecznie opublikowany jako otwarty standard. Do tego czasu VHDL pozostawił już swój ślad.

Powtórzę pozostałe odpowiedzi, mówiąc, że VHDL jest daleki od śmierci. Jest to jeden z dwóch języków, z których możesz wybrać układ FPGA. Jak stwierdzono w innych odpowiedziach, Verilog jest twoim jedynym innym wyborem. Dlatego pracowałem tylko w miejscach, które używają VHDL (wydaje się, że jest to region, w którym języku będzie używany). Jeśli chcesz zaprojektować narzędzia w jednym z nich, sugeruję wybranie pakietu XST Xilinx lub pakietu Quartus Altera.

Jeśli chcesz dobrze ocenić, czy VHDL żyje, spróbuj przeszukać strony szukające pracy, takie jak dice.com, monster.com, a nawet.com w poszukiwaniu vhdl. Znajdziesz trochę więcej niszy niż standardowe programowanie w C / C ++, ale jest bardzo pożądana.

Korzystałem z VHDL w Intel i Qualcomm, a także w różnych firmach z branży obronnej i startupach.

Chipy MSM Qualcomm, które trafiają do telefonów komórkowych, są zapisane w VHDL. Zgadzam się z innymi plakatami, że wydaje się, że ma charakter regionalny.

Inżynieria elektryczna jest szeroką dziedziną i możesz nie potrzebować Vhdl, na przykład, jeśli zdecydujesz się na specjalizację RF. Jeśli jednak zajmujesz się projektowaniem sprzętu cyfrowego i / lub Fpga, potrzebujesz VHDL lub Verilog i kilku innych języków skryptowych, takich jak TCL, Perl, Python i Matlab. Nie trzeba zbytnio przejmować się wyborem między VHDL i Verilog. To tylko język do wyrażenia twojego projektu. Podstawy projektowania cyfrowego pozostają takie same.

Jak powiedzieli inni, VHDL i Verilog są używane do opisania cyfrowego projektowania sprzętu. Kod jest następnie przetwarzany przez narzędzie „syntezy”, które generuje logikę, dzięki której osiągniemy opisany sprzęt, który w zasadzie daje listę sieci.

VHDL jest bardziej popularny w Europie, a Verilog jest bardziej popularny w USA. Jednak najlepiej nauczyć się ich obu. W zadaniu dajesz przeważnie tylko jeden z nich. Jednak może być konieczne odczytanie kodu w dowolnym z nich.

Od kilku lat jestem inżynierem i widziałem, że VHDL jest używany we wszystkich przypadkach. Jestem z Wielkiej Brytanii.

Podstawową kwestią sporną jest to, że ponieważ projekty stały się tak złożone przez lata, potrzebujemy nowego podejścia do weryfikacji projektu. Tutaj używamy symulacji, aby udowodnić, że nasz projekt działa zgodnie z przeznaczeniem. Jest to najbardziej krytyczny etap cyklu projektowania i ten, w którym spędza się najwięcej czasu.

Wiele lat temu utworzono język o nazwie SystemVerilog, aby dodać do Verilog zaawansowane funkcje, które można następnie wykorzystać do ulepszenia możliwości weryfikacji projektu. SystemVerilog zawiera w sobie Verilog i wiele więcej. SystemVerilog jest językiem HVL, tj. Językiem weryfikacji sprzętu, natomiast Verilog i VHDL są HDL, tj. Językiem opisu sprzętu. To sprawiło, że VHDL wygląda na słabszego han Verilog, ponieważ jeśli ktoś chce używać jednego języka i oprogramowania do pisania złożonych projektów i weryfikowania ich przy użyciu złożonych technik, takich jak ograniczone generowanie losowych bodźców i testowanie oparte na asercji, musieliby wybrać SystemVerilog i upuścić VHDL. Jednak ostatnio opracowano metodologię zwaną OSVVM, która wykorzystuje VHDL-2008 do uzyskania takich samych funkcji, jakie można znaleźć w SystemVerilog, ale w VHDL.

W tym momencie możesz się uczyć i być bezpiecznym.

Muszę powiedzieć, że VHDL umiera. powody:

1. vhdl2008 nie jest jeszcze w pełni obsługiwany przez EDA. Teraz jest 2018
2. Biblioteki są w porządku. Ale jeśli chcesz wymyślne funkcje, jest to zbyt trudne. Na przykład ieee_proposedw Internecie jest zbyt wiele pytań . Plik IO jest szalony.
3. Lubię surowy styl, ale nie powinien być niewygodny ani zbędny. Wersja 2008 poprawia to, ale nie jest jeszcze w pełni obsługiwana przez EDA. Nadal używam v93.
4. Weryfikacja domen SystemVerilog.

Wiem, że niektóre firmy nadały SV wyższy priorytet niż VHDL w zakresie projektowania RTL. Więc dla początkujących, po prostu naucz się SV.

VHDL jest językiem diabła. Cały przemysł komercyjny i wojsko na zachodnim wybrzeżu korzysta z Verilog. Tylko stare firmy wojskowe dinozaurów na wschodnim wybrzeżu (jak BAE) używają VHDL. To mniej więcej o 50% mniej pisania na klawiaturze podczas korzystania z Verilog VHDL. Teraz zaczynasz widzieć, jak firmy wojskowe ze wschodniego wybrzeża wreszcie się załamują i adoptują Verilog. Czy kiedykolwiek słyszałeś o systemie VHDL, nie? VHDL ostatecznie przejdzie na margines, jak język oprogramowania Ada.