Co powoduje to kolano w spadku napięcia odpływu MOSFET?

OSTATECZNA AKTUALIZACJA: Zrozum tajemniczą wcześniej falę MOSFET przełączającą falę! @Mario odkrył tutaj główną przyczynę, charakterystyczną dla tak zwanych urządzeń VDMOS , typowych dla wielu MOSFET-ów mocy, takich jak IRF2805.

AKTUALIZACJA: Znalazłem wskazówkę! :)

@PeterSmith wspomina o doskonałym zasobie na temat zrozumienia specyfikacji opłat za bramę w arkuszach danych MOSFET w jednym z poniższych komentarzy.

Na stronie 6, na końcu drugiego akapitu, znajduje się przejściowe odniesienie do idei, że staje się stała (przestaje się zmieniać w zależności od V D S ), gdy v G D > 0. Nie wspomina o mechanizmie , ale pomyślałem o tym, co może się dziać z v G D w kolanie:$C_{GD}$$V_{DS}$$v_{GD}$$v_{GD}$

I zemsta pistoletu, okazuje się, że wzrasta powyżej 0 $v_{GD}$

Więc jeśli ktoś zrozumie, czym jest ten mechanizm napędowy, myślę, że to byłaby właściwa odpowiedź :)

Dokładnie badam charakterystykę przełączania MOSFET w ramach moich badań konwerterów przełączających.

Skonfigurowałem bardzo prosty układ, taki jak:

Który wytwarza ten przebieg włączenia MOSFET podczas symulacji:

Kolano pojawia się przy spadku napięcia drenu o około 20% na płaskowyżu Millera.

Zbudowałem obwód:

A zakres dość dobrze potwierdza symulację:

$C_{gd}$

Czy ktoś bardziej doświadczony z tranzystorami MOSFET pomoże mi zrozumieć?

Nachylenie napięcia drenu zależy od pojemności drenu Cgd. W przypadku opadającego zbocza tranzystor musi rozładować Cgd. Oprócz prądu obciążenia rezystora musi on również pochłaniać prąd przepływający przez Cgd.

Ważne jest, aby pamiętać, że Cgd nie jest prostym kondensatorem, ale nieliniową pojemnością, która zależy od punktu pracy. W nasyceniu nie ma kanału po stronie drenu tranzystora, a Cgd wynika z nakładającej się pojemności między bramką a drenem. W obszarze liniowym kanał rozciąga się na stronę drenażu, a Cgd jest większy, ponieważ teraz między bramką a drenem występuje duża pojemność między bramkami.

Gdy tranzystor przechodzi między nasyceniem a regionem liniowym, zmienia się wartość Cgd, a zatem również nachylenie napięcia drenu.

Korzystanie z LTspice Cgd można sprawdzić za pomocą symulacji „punktu pracy DC”. Wyniki można wyświetlić za pomocą „Wyświetl dziennik błędów przypraw”.

Dla Vg 3,92 V Cgd wynosi około 1,3 npF, ponieważ Vds jest wysokie.

   Name:          m1
Model:      irf2805s
Id:          1.70e-02
Vgs:         3.92e+00
Vds:         6.60e+00
Vth:         3.90e+00
Gm:          1.70e+00
Gds:         0.00e+00
Cgs:         6.00e-09
Cgd:         1.29e-09
Cbody:       1.16e-09

Dla Vg 4 V Cgd jest znacznie większy z około 6,5 nF z powodu niższych Vds.

Name:          m1
Model:      irf2805s
Id:          5.00e-02
Vgs:         4.00e+00
Vds:         6.16e-03
Vth:         3.90e+00
Gm:          5.15e-01
Gds:         7.98e+00
Cgs:         6.00e-09
Cgd:         6.52e-09
Cbody:       3.19e-09

Zmienność Cgd (oznaczonego Crss) dla różnych odchyleń można zobaczyć na poniższym wykresie pobranym z arkusza danych.

IRF2805 jest tranzystorem VDMOS, który wykazuje inne zachowanie dla Cgd. Z internetu :

Dyskretny pionowy podwójny dyfuzyjny tranzystor MOSFET (VDMOS), powszechnie stosowany w zasilaczach z przełącznikiem poziomu na płytce, zachowuje się jakościowo inaczej niż powyższe monolityczne modele MOSFET. W szczególności: (i) dioda ciała tranzystora VDMOS jest podłączona inaczej do zewnętrznych zacisków niż dioda podłoża monolitycznego MOSFET i (ii) nieliniowość pojemności liniowej (Cgd) nie może być modelowana za pomocą prostej gradacji pojemności monolitycznych modeli MOSFET. W tranzystorze VDMOS, Cgd gwałtownie zmienia się w okolicach zerowego napięcia drenującego (Vgd). Gdy Vgd jest ujemne, Cgd jest fizycznie oparty na kondensatorze z bramką jako jedną elektrodą i odpływem z tyłu matrycy jak drugą elektrodą. Ta pojemność jest dość niska z powodu grubości nieprzewodzącej matrycy. Ale kiedy Vgd jest pozytywne, matryca przewodzi, a Cgd jest fizycznie oparty na kondensatorze o grubości tlenku bramki. Tradycyjnie skomplikowane obwody są używane do powielania zachowania MOSFET-a mocy. Napisano nowe wewnętrzne urządzenie przyprawowe, które opisuje to zachowanie w interesie szybkości obliczeniowej, niezawodności zbieżności i prostoty pisania modeli. Model DC jest taki sam, jak monolityczny MOSFET poziomu 1, z tą różnicą, że długość i szerokość są ustawione na wartość domyślną równą jeden, dzięki czemu można bezpośrednio określić transkonduktancję bez skalowania. Model AC jest następujący. Pojemność źródła bramki jest traktowana jako stała. Stwierdzono empirycznie, że jest to dobre przybliżenie MOSFETÓW mocy, jeśli napięcie źródło-bramka nie jest wysterowane ujemnie. Pojemność odpływu jest następująca empirycznie:

Dla dodatniej Vgd, Cgd zmienia się jako styczna hiperboliczna Vgd. W przypadku ujemnego Vdg, Cgd zmienia się jako styczna łuku Vgd. Parametry modelu a, Cgdmax i Cgdmax parametryzują pojemność odpływu bramy. Pojemność dren-źródło jest dostarczana przez stopniowaną pojemność diody ciała podłączonej do elektrod drenu źródła, na zewnątrz źródła i rezystancji drenu.

W pliku modelu można znaleźć następujące wartości

Cgdmax=6.52n Cgdmin=.45n

AKTUALIZACJA: Mario otrzymał poprawną odpowiedź powyżej, więc pozostaw tę tylko dla historycznego zainteresowania. Wygląda na to, że to zachowanie ma związek z tym, że jest VDMOS (podobnie jak wiele mocnych MOSFETów, które zbieram), co może wyjaśniać, dlaczego wiele ogólnych zasobów MOSFET (które koncentrują się na monolitycznych MOSFETACH) nie wspomniało o tym zjawisku.

Ok, gdy już miałem zrezygnować ze zrozumienia, interweby dały mi kęs:

Pochodzi z noty aplikacyjnej IXYS AN-401 , strona 3.

Nie ma za tym wyjaśnienia fizyki urządzenia, ale na razie jestem z tego zadowolony. Ta krzywa dobrze odpowiada przegięciu, które widzę.

$V_{GS}$$V_{DS}$$V_{GD}$$V_{GS} - V_{DS}$$V_{GD}=0$

Jeśli ktoś ma referencje lub zna fizykę wystarczająco dobrze, aby wyjaśnić powyższą krzywą, byłbym bardzo wdzięczny. Daję prawidłową odpowiedź ciasteczkowi każdemu, kto może :)

Mam pytanie: dlaczego nachylenie powinno być liniowe?

W rzeczywistości, podczas 150 ns płaskowyżu Millera, oporność kanału MOSFET spada z niemal nieskończoności do bardzo małej wartości. Nawet gdy spada liniowo, napięcie wyjściowe dzielnika utworzone przez R = 100 Ohm i R DS MOSFET nie jest liniowe.

I istnieje nieliniowa zależność R DS od ładunku bramki; nie można go znaleźć w arkuszach danych, ale wiemy, że jest nieliniowy.

Dlatego takie zachowanie jest naturalne.

Moim zdaniem masz naprawdę niezły test konfigurację , jednak nie jest dobrze sterować MOSFET-em mocy ze źródła 50 omów w prawdziwym obwodzie mocy.