Dlaczego brama NAND jest preferowana w porównaniu z bramą NOR w branży?

Czytałem w wielu miejscach, że brama NAND jest preferowana w porównaniu z bramą NOR w przemyśle. Powody podane online mówią:

NAND ma mniejsze opóźnienie niż Nor z powodu NAND PMOS (rozmiar 2 i równolegle) w porównaniu do NOR PMOS (rozmiar 4 szeregowo).

Według mojego zrozumienia opóźnienie byłoby takie samo. Tak myślę, że to działa:

Opóźnienie absolutne (Dabs) = t (gh + p)
g = wysiłek logiczny
h = wysiłek elektryczny
p = opóźnienie pasożytnicze
t = jednostka opóźnienia, która jest stała technologii

Dla bramek NAND i NOR (gh + p) pojawia się wartość (Cout / 3 + 2). Również t jest takie samo dla obu. Zatem opóźnienie powinno być takie samo, prawda?

digital-logic delay

— Ciekawy
źródło

Jeśli wyprodukowanie bramki „NOR” o takich samych możliwościach wymaga zastosowania tranzystorów, które są dwa razy większe, co to będzie oznaczać pojemność bramki tych tranzystorów i jak wpłynie to na prędkość?

— supercat

Przynajmniej dla rodziny HC, TI wymienia identyczne opóźnienia propagacji dla 74HC00 (NAND) i 74HC02 (NOR)

— tcrosley

@placeholder Dziękujemy za wyjaśnienie w komentarzu do mojej (obecnie) usuniętej odpowiedzi. Wygląda na to, że OP odnosi się do wewnętrznej konstrukcji układów scalonych, a nie do preferencji dla projektantów logiki, aby używać jednego lub drugiego, o czym błędnie mówiłem.

— tcrosley

@ tcrosley to nie problem, czy mogę zasugerować, że jesteś przygotowany do rozwiązania problemu?

— symbol zastępczy

Odpowiedzi:

1. NAND oferuje mniejsze opóźnienie.

Jak powiedziałeś, równanie opóźnienia wynosi Ale logiczny wysiłek dla NAND jest mniejszy niż NOR. Rozważmy rysunek przedstawiający 2 wejścia CMOS NAND i bramkę NOR. Liczba na każdym tranzystorze jest miarą wielkości, a zatem pojemności.

D e l a y = t (g h + p)

$Delay = t(gh+p)$

g

$g$

Wysiłek logiczny można obliczyć jako . Co daje $g = C_{in}/3$

$g = 4/3$ $g = \frac{n+2}{3}$

$g = 5/3$ $g = \frac{2n+1}{3}$

sprawdź wiki dla tabeli.

$h=1$ $p=2$

EDYCJA: Mam jeszcze dwa punkty, ale nie jestem w 100% pewien ostatniego punktu.

2. NOR zajmuje większą powierzchnię.

Dodając rozmiary tranzystorów na rysunku, jasne jest, że rozmiar NOR jest większy niż rozmiar NAND. Ta różnica wielkości wzrośnie wraz ze wzrostem liczby wejść.

Brama NOR zajmie więcej krzemu niż brama NAND.

3. NAND wykorzystuje tranzystory o podobnych rozmiarach.

Biorąc jeszcze raz pod uwagę liczbę, wszystkie tranzystory w bramce NAND mają taki sam rozmiar, w przeciwieństwie do bramek NOR. Co zmniejsza koszty produkcji bramy NAND. Rozważając bramki z większą liczbą wejść, bramki NOR wymagają tranzystorów 2 różnych rozmiarów, których różnica wielkości jest większa w porównaniu z bramkami NAND.

— nidhin
źródło

Twój trzeci komentarz jest po prostu powtórzeniem drugiego komentarza.

— symbol zastępczy

@placeholder Nie jestem pewien. Pomyśl w ten sposób: Załóżmy, że mój obwód można zaimplementować jako „tylko 2 wejścia NAND tylko” lub jako „tylko 2 wejścia NOR”. Przy projektowaniu maski układu byłoby łatwiej, gdyby moje tranzystory miały ten sam wymiar. Mogę zrobić maskę, „kopiując wklejanie” (lub coś takiego). Czas i wysiłek, a co za tym idzie koszty, można zmniejszyć. Popraw mnie, jeśli jest źle.

— nidhin

W przypadku pierwszej odpowiedzi powiedziałeś powiedzieć, że dla 2 bramek wejściowych g (NAND) = 4/3 ig (NOR) = 5/3. Ale h (NAND) = Cout / Cin = Cout / 4 oraz h (NOR) = Cout / 5. a także P (NAND i NOR) = Cpt / Cinv = 6/3 = 2. Więc d (NAND, NOR) = gh + p = (Cout / 3) +2 ..

— Ciekawy

Och, rozumiem teraz. Kiedy prowadzimy jedną nand inną h = 1 i podobnie nie prowadzimy innej ani h = 1. Wtedy tak opóźnienie nand byłoby 10/3 i dla ani nie będzie 11/3. Dzięki tona :)

— Ciekawe

Z grubsza mówiąc, tranzystory Nmos pozwalają podwoić prąd na powierzchnię kanału w porównaniu do tranzystorów Pmos. Możesz myśleć o tym tak, jakby Nmos miał połowę oporu równego Pmos. Sposób, w jaki jest topologia Cmos Nand, pozwala na uzyskanie bardziej równych rozmiarów tranzystorów, jak widać stąd:
wprowadź opis zdjęcia tutaj

Jeśli jedno z wejść jest niskie, pojedyncza rezystancja Pmos powoduje wzrost wyjścia. Jeśli oba wejścia są wysokie, wówczas rezystancja wynosi 2 Nm (rezystancja ~ = 1 Pmos). Jeśli wszystkie tranzystory mają ten sam minimalny rozmiar węzła technologicznego, ta topologia jest idealna, ponieważ niezależnie od tego, czy napędzasz moc wyjściową wysoką czy niską, rezystancja uziemienia lub Vdd jest taka sama.

Wreszcie przyczyną, dla której tranzystory Pmos nie są tak dobre, jak Nmos, jest mniejsza mobilność nośna otworów, które są w większości układami PMOS. Większość nosicieli Nmos to elektrony, które mają znacznie lepszą ruchliwość.

Nie należy również mylić Nand Flash z Nand Cmos. Pamięć flash Nand jest również bardziej popularna, ale z różnych powodów.

— horta
źródło

Myślę, że odpowiedź byłaby lepsza, jeśli mówimy o obciążeniu względnym (polu bramkowym) i względnym transkonduktancji, a zatem o prędkości g_m / C.

— symbol zastępczy