Dlaczego dwie bramki NIE są połączone szeregowo?

28

Ostatnio patrzyłem na arkusze danych dla 74HC139 IC, aby sprawdzić, czy jest on odpowiedni dla mojego projektu, i natrafiłem na następujący schemat logiczny, który wydaje mi się trochę dziwny:

schematyczny

^{zasymuluj ten obwód - Schemat utworzony za pomocą CircuitLab}

Dla każdego z wejść Yn znajdują się dwie bramki NIE za bramką NAND z potrójnym wejściem; Nie rozumiem, dlaczego jest to konieczne, ponieważ prosta logika logiczna mówi nam:

\bar{\bar{ZA}} \equiv ZA \forall ZA \in {PRAWDZIWE, FAŁSZYWE}

$\overline{\overline{A}}\equiv A\qquad \forall A \in \{\text{TRUE}, \text{FALSE}\}$

Dlatego zakładam, że istnieje jakiś elektroniczny powód, dla którego przed wyjściem są dwa falowniki? Nie słyszałem wcześniej bram zwanych buforami odwracającymi, które rzekomo izolują obwód przed i po, jednak nie mogę twierdzić, że rozumiem użycie tego, więc doceniłbym każde oświecenie!

digital-logic integrated-circuit inverter

— Thomas Russell
źródło

27

Możliwe przyczyny:

Równoważenie obciążenia
- Sterownik A ma nieznaną liczbę fan-outów do kierowania. Rozgałęzienie w obwodzie i wywoływany przez niego pasożytniczy można obliczyć dla konkretnych obwodów, ale nie znamy innych obwodów, które są podłączone do sterownika. Zasadniczo falowniki są używane jako równoważniki bufora. i pomóc w zarządzaniu pasożytami.
Czas i całkowity prąd
- Aby zredukować usterkę przejściową, można zmienić wielkość falowników drugiego stanu w celu szybszego przełączenia. Powoduje to aktualizację danych wejściowych bramek NAND w tym samym czasie. Dzięki mniejszym okresowym zmianom parametrów wejściowych można zaoszczędzić energię i zmniejszyć usterki przejściowe.
Wzmocnienie sygnału i moc
- Powiedzmy, że VDD = 1,2 V, ale napięcie wejściowe wynosi 0,9 V. Dane wejściowe są nadal logiczne 1, ale uważane za słabe, co powoduje wolniejsze przełączanie i zużywa więcej mocy. Pierwsze falowniki można dobrać tak, aby lepiej obsługiwały przejścia, dzięki czemu napięcie jest bardziej przewidywalne w pozostałej części konstrukcji.
- Istnieje również możliwość zmiany w dziedzinie napięcia. W tym przypadku falowniki w pierwszym stanie mogą działać jako obniżające, np. Domena wejściowa 5V do domeny 2V.
Dowolna kombinacja powyższych

— Greg
źródło

Thank you for your thorough answer, but what do you mean by the "parasitic"?

— Thomas Russell

2

Parasitic can come in the from of capacitances, resistances and inductances. They are not part of the intended design and are a caused device/material physics.

— Greg

10

The time required for a gate to switch is dependent upon the amount of capacitive load it must drive, the size of the transistors, and the number of transistors in series. An inverter consists of one NFET (N-channel Field Effect Transistor) and one PFET (P-channel FET); a three-input NAND gate has three PFETs in parallel and three NFETs in series. In order for a 3-input NAND gate to switch an output low as quickly as could an inverter, each of the three NFETs would have to be three times as big as would be the single NFET of an inverter.

W przypadku małego układu, takiego jak ten, jedynymi tranzystorami, które muszą przenosić znaczne obciążenia, są te podłączone do pinów wyjściowych. Wykorzystując cztery wyjścia sterowane przez falowniki, konieczne będą cztery duże PFET i cztery duże NFET oraz kilka małych. Gdyby przypisać NFET obszarowi „1”, PFET prawdopodobnie miałyby powierzchnię około 1,5 (materiał kanału P nie działa tak dobrze jak kanał N), dla łącznej powierzchni około 10. Jeśli wyniki były napędzane bezpośrednio przez bramki NAND, konieczne byłoby użycie dwunastu dużych PFET (całkowity obszar 18) i dwunastu ogromnych NFET (całkowity obszar 36, dla łącznej powierzchni około 54. Dodanie 20 małych NFET i 20 małych PFET [12 każdy dla NAND i 8 dla falowników] obwód zmniejszy obszar pochłaniany przez duże tranzystory o 44 jednostki - ponad 80%!

Although there are some occasions when an output pin will be driven directly by a "logic gate" other than an inverter, driving outputs in such a fashion increases greatly the area required for output transistors; it's generally only worthwhile in cases where e.g. a device has two power-supply inputs and it must be able to drive its output low even when only one supply is working.

— supercat
źródło

7

Jeśli bramka NAND zostanie wykonana w oczywisty sposób (trzy równoległe tranzystory do GND i trzy szeregowe tranzystory do Vdd), wówczas będzie miała niską zdolność źródła, przejścia nie będą ostre, a czas opóźnienia będzie zależny od pojemności obciążenia. Dodanie bufora (lub dwóch w celu przywrócenia logiki) usuwa wszystkie te problemy.

Oto typowy niebuforowany falownik (taki schemat) ...

enter image description here

.. funkcja przesyłania (wyjście kontra wejście pokazane w linii (1)) wygląda następująco:

enter image description here

W przypadku bufora linia (1) będzie znacznie bliższa kwadratowemu kształtowi. (druga linia to narysowany prąd).

— Spehro Pefhany
źródło

5

This is silly if you are just trying to communicate the logic of a chip. Probably it is drawn this way because internally there are some buffering stages. The internal gates are probably very small with little drive capability. Signals that go outside need to go thru a buffer that can source and sink much more current. Somehow this implementation detail seems to have made it into the logical description, where it doesn't belong. The logic would be the same if the two inverters in series were replaced by a wire. Then there should be a overall speed and current drive spec for the outputs. You could just as well envision slower and more powerful NAND gates.

— Olin Lathrop
źródło

2

The datasheet talks about typical propagation delay, in terms of "delay" units (e.g. "5 delays" from select to output). I imagine this is the reason for them drawing the logic diagram as so (to visualize what is causing the delays themselves).

— Shamtam

If the NAND gates drove the output directly, one might reasonably wonder whether the rising-edge speed would be affected by how many NAND inputs were low. Likewise, if some NAND inputs connected directly to input pins, one might reasonably wonder whether the switching threshold would be affected by the states of other inputs. Having each input feed one inverter, and each output fed by one inverter, implies that such effects are unlikely to occur to any significant degree.

— supercat

@supe: I don't expect logic diagrams in datasheets to be the exact logic as layed out on the chip, but rather only to show me conceptually what the chip does. Many datasheets even come right out and say that. Unless a datasheet explicitly said the contrary, that's what I'd assume, and therefore not make any assumptions about speed, drive level, and the like beyond the numbers in the datasheet.

— Olin Lathrop

3

While this may seem like a pointless thing to do, it does have practical application. This will boost the weak output signal. The level is unchanged, but the full current sourcing or sinking capabilities of final inverter are available to drive a load resistance if needed

— BASIL VARGHESE
źródło

3

In the past, such arrangement was used for a delay.

— Lior Bilia
źródło

6

The insight, which you have posted is useful. At the same time, a short post like this would work better as a comment than as an answer.

— Nick Alexeev